VLSI2026｜技術文章分析｜當封裝變成 AI 的主戰場：拆解 TSMC 在 VLSI 2026 的 3.5D 系統整合藍圖（Figure 1–19 全圖導讀）
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AI 系統的效能瓶頸，早已不在單一晶片的電晶體，而在資料搬移（data movement）——跨晶片、跨封裝的資料傳輸，功耗可以比封裝內 chiplet 對 chiplet 高上好幾個數量級。台積電（TSMC）在 2026 IEEE VLSI Technology and Circuits 這篇由 Lee-Chung Lu 主講的論文，把答案指向一件事：從 2D 單晶片（SoC）走向 2.5D／3.5D 異質整合，讓封裝本身成為擴展 AI 的載體，並用 3DFabric 平台（SoIC、CoWoS、COUPE、SoW）一次涵蓋算力、頻寬、供電、散熱四條軸線。論文給出的數字很硬：單封裝電晶體數 2024→2029 成長逾 48 倍、HBM 頻寬成長 34 倍、3D 堆疊在 4.5µm bond pitch 下把「頻寬密度／能耗比」拉高 10.8 倍、COUPE 光引擎資料率突破 200 Gb/s、基板自動繞線比人類專家快兩個數量級。
1. 論文背景：這不是一場製程秀，是台積電的「系統整合」定調
先講這篇論文不是什麼。它不是一篇比拼 N2、A14 誰的電晶體更小的製程論文；也不是單押 CoWoS 或 SoIC 某一項封裝技術的產品發表。它是台積電（TSMC）在 2026 IEEE Symposium on VLSI Technology and Circuits 上，由 Lee-Chung Lu 掛名，替整個下一代 AI 系統擴展定調的一篇綜述型（overview）論文。當台積電站出來說「先進封裝是 AI 擴展的樞紐技術」，這句話的份量不同於任何一家設計公司的路線圖——它決定了 NVIDIA、AMD、Broadcom、Google 這些客戶未來三到五年能在一顆封裝裡塞多少東西。論文點出 AI 效能暴衝的三大驅動力：半導體技術推進、熱/供電/頻寬最佳化、以及 3DIC 設計方法學創新與生態系協作。
2. 核心問題：資料搬移，才是 AI 真正的電費帳單
這篇論文想解決的問題，用一句話講：當模型越來越大，系統的功耗與延遲不再由「算」決定，而由「搬」決定。大型語言模型（LLM）訓練與推論的許多階段本質上是資料密集的，需要在高頻寬記憶體（HBM）與系統單晶片（SoC）之間反覆搬運大量模型參數。而資料在不同晶片之間移動的功耗、佔用的矽面積、傳輸延遲，都遠高於晶片內部的資料移動；一旦資料還得跨越不同的封裝，功耗更可能是封裝內 chiplet 溝通的好幾個數量級。於是解法浮現：把封裝做大，在同一顆整合封裝內塞進更多 HBM 與 chiplet，讓資料盡量不要離開封裝；這又逆出往 3D 晶片堆疊走的必然性，代價則是垂直堆疊推高功率密度與熱阻，於是熱感知設計變成不可迴避的前提。
3. 架構總覽：3DFabric 平台的三大支柱（Figure 1–3）
Figure 1 展示了半導體整合的兩條平行賽道：一條是傳統依循摩爾定律持續微縮的單晶片（monolithic）路線，另一條是 2.5D／3D 異質整合路線。單一晶片受限於光罩尺寸（reticle size limit），電晶體數量有物理天花板；異質整合則把多顆晶片整合在一起，突破這個上限。透過異質整合，單一系統整合的電晶體總數可以被推升到一兆（one trillion）以上的規模。這張圖是整篇論文的世界觀：它宣告「摩爾定律的延續，已經從把電晶體做小轉向把晶片疊起來、拼起來」。
Figure 2 展示了 TSMC 3DFabric 的完整技術版圖，也就是台積電異質整合的「工具箱總覽」。3DFabric 由三大技術類別構成——第一，先進矽製程；第二，3D 矽堆疊技術 SoIC，讓晶片垂直堆疊、達到超高密度與極短互連；第三，先進封裝方案，包含 2.5D interposer 型的 InFO 與 CoWoS，以及把系統直接整合在晶圓上的 SoW。這三類技術可堆疊組合——SoIC 負責往上疊、CoWoS 負責往旁邊拼、SoW 負責把整片晶圓當系統。這也解釋了為什麼封裝產能（尤其 CoWoS）會成為整條 AI 供應鏈的卡脆子環節。
Figure 3 展示了一顆 HPC 平台如何把各式各樣的 3DIC 元件異質整合在一起，把 Figure 2 的抽象版圖落地成真實剖面。圖中把多種元件整合進同一個 CoWoS RDL interposer 上，包括 HBM、邏輯晶片、以及各種嵌入式元件。值得標記的細節有：HBM 的 base die 已從傳統 DRAM 製程轉用台積電先進邏輯製程；interposer 內嵌 LSI 作為 chiplet 間高速通道；內嵌 IVR 與強化型 eDTC 改善供電效率；整合 COUPE，把電子集體電路與光子集體電路結合；SoIC 負責頂部與底部晶片的垂直堆疊。這等於把「先進封裝其實是一個微型系統」講白了。
4. 算力擴展：CoWoS 往旁邊拼、SoIC 往上疊（Figure 4–7）
Figure 4 展示了 CoWoS 平台作為 AI 系統整合基礎的算力擴展路徑。CoWoS 就是那個「把封裝越做越大」的載體，用光罩尺寸（reticle size）當作擴展的度量單位。CoWoS 已經從 3.3 倍光罩尺寸擴展到 5.5 倍，並在路線圖上朝 9.5 倍、14 倍甚至更大前進。光罩尺寸每往上跳一級，代表單封裝能塞的邏輯與記憶體面積跳一級。
Figure 5 展示了 SoIC 這條「往上疊」的算力擴展路線。SoIC 透過極細粒度、直接的晶片對晶片連接，實現垂直 chiplet 堆疊。垂直堆疊在相同封裝佔地（footprint）下有效倍增運算邏輯量，大幅拉高單位面積的運算密度；把更多處理單元放得更近，縮短資料實體傳輸距離，同時降低延遲與功耗。CoWoS 解決「面積不夠」，SoIC 解決「面積用完之後怎麼辦」。
Figure 6 展示了整體的算力擴展趨勢——把 Figure 4 與 Figure 5 兩條路線的成效合起來量化。2024 到 2029 之間，單封裝算力預計成長逾 48 倍。這由三件事共同驅動——製程從 N7 進展到 A14、導入 SoIC、以及 CoWoS 從 3.3 擴展到 14 倍以上光罩尺寸，讓單封裝能整合的 SoC 數量從 2 顆增加到 24 顆。48 倍是一個會重寫資料中心設計的數字，也解釋了為什麼供電與散熱會成為必須同步解決的硬約束。
Figure 7 展示了 HBM 頻寬的擴展趨勢，是算力擴展的記憶體側對照。2024 到 2029，HBM 頻寬預計成長 34 倍。驅動力包括——標準從 HBM3 演進到 HBM5E、每顆 HBM 的 I/O 數從 1024 提升到 2048、每 I/O 的 bitrate 提升 5.7 倍、整合的 HBM 數量從 8 顆增加到 24 顆；同時 HBM 邏輯 base die 製程從 DRAM 製程推進到 N3P。34 倍頻寬 vs 48 倍算力，這個比例本身就是訊號——記憶體頻寬的成長略慢於算力，「記憶體牆」的壓力持續存在。
5. 頻寬擴展：Scale-in、Scale-up、Scale-out 三層架構（Figure 8–11）
論文把頻寬擴展拆成三個層次：scale-in（chiplet 之間，拉高頻寬密度、降延）、scale-up（單一多 chiplet 封裝內）、scale-out（跨封裝、跨系統、跨機櫃的高頻寬節能傳輸）。台積電分別用 SoIC 對應 scale-in、CoWoS 對應 scale-up、COUPE 對應 scale-out。Figure 8 展示了 scale-in 與 scale-up 兩種頻寬擴展的量化成效。在 2.5D 整合，把 uBump pitch 從 45µm 縮到 35µm、製程從 N3P 推到 A14 及以上，頻寬密度提升 1.3 倍、能耗降到 0.7 倍，換算「頻寬密度／能耗比」提升 1.8 倍。而在 3D 晶片堆疊，用細到 4.5µm 的 bond pitch，相對 9µm／N7 基準，頻寬密度提升 4 倍、能耗降到 0.37 倍，「頻寬密度／能耗比」一舉拉高 10.8 倍。
Figure 9 展示了 UCIe 標準在 CoWoS 平台上的頻寬擴展與訊號完整性驗證結果。台積電已在 CoWoS 平台驗證 32Gb/s 的 UCIe 效能，RDL interposer 展現優異的功耗與延遲，並可用 eDTC 進一步強化電源完整性；同時研究了 UCIe 3.0 在 64Gb/s 的訊號完整性——在 45µm bump pitch 加上有效屏蔽策略下，眼圖在 64Gb/s 仍穩健；而 35µm bump pitch 選項因走線更短、IP 面積更小、能效更好，論文確認即使在 35µm 也有足夠的 64Gbps 訊號完整性。
Figure 10 展示了 scale-out 這一層——光互連的演進，也就是 COUPE 把光收發器直接整進封裝的路徑。跨封裝、跨機櫃的長距離傳輸，電互連撐不住，必須換成光。這張圖描繪光連結從板邊、到近晶片、到封裝內共封裝的演進。COUPE 把光收發直接整合進封裝，實現高頻寬、高能效的光通訊；SoIC、CoWoS、COUPE 三者協同，構成一個從 scale-in 到 scale-out 的階層式頻寬擴展體系。
Figure 11 展示了 COUPE 光引擎 PIC 端突破 200+Gb/s 的微環調變器（MRM）技術細節。透過製程與設計協同最佳化，COUPE 資料率突破 200 Gb/s。做法包括最佳化 PIC 的 MRM 接面、協同設計 EIC driver 與 PIC MRM 阻抗、並採用電感峰化，三者合計帶來整體系統頻寬 1.8 倍的提升。200Gb/s 的單通道光調變，是把 CPO 從概念推向可量產規格的具體證據。
6. 供電網路最佳化：電流才是真正的隱形殺手（Figure 12–14）
Figure 12 展示了 AI 封裝功率的擴展趨勢——算力翻 48 倍的代價，直接寫在功耗曲線上。電晶體數暴增直接推高功耗，在電腦架構創新帶來的大規模平行運算、加上 SoIC 3D 堆疊的技術創新雙重疊加下，封裝總功率急劇成長；因此供電方案與熱的設計與技術協同最佳化（DTCO）成為維持 AI 功率擴展的必要條件。功耗曲線的斜率，正在逼近傳統供電與散熱方案的天花板。
Figure 13 展示了供電網路（PDN）的結構與最佳化策略，聚焦在中低電流密度下如何壓制 AC 電壓下陷（droop）。追求能效必須降低供應電壓（Vdd），但更高功率密度加上更低 Vdd，等於封裝要吞進更大的電流。在中低電流密度（最高 4 A/mm²）下，最佳化重點放在抑制 AC droop。台積電提供兩種去耦電容——晶片上高密度 MIM decap，電容密度達 500 nF/mm²，用於抑制高頻（通常 >100 MHz）電源雜訊；封裝內 eDTC，電容密度高達 2500 nF/mm²，在中頻（10–100 MHz）提供低阻抗電流源。
Figure 14 展示了電壓調節器樣式的演進，處理的是高電流密度那一端的難題。當電流密度超過 4 A/mm²，I²R 損耗與電遷移已無法用被動元件解決，必須拉高封裝輸入電壓來大幅降低電流，這就需要整合式電壓調節器（IVR）。台積電的晶圓上電感（OWL）技術可把電感直接做在晶圓上，搭配電源管理 IC 組成 buck 型轉換器，把封裝輸入電壓從核心電壓（如 ~0.7V）拉高到 >1.8V，帶來電流密度降低逾 2.5 倍、DC 損耗降低逾 6 倍。
7. 熱設計協同最佳化：垂直堆疊的最後一道牆（Figure 15–16）
Figure 15 展示了高功率密度下的熱 DTCO 解方，也就是封裝與設計兩端如何協同散熱。SoIC 讓電晶體翻倍，直接推高功率密度，需要封裝與設計雙管齊下才壓得住熱。封裝端有兩招——無蓋（lidless）封裝讓熱直接從載板傳到散熱片；採用高導熱率（high-kappa）載板進一步提升封裝內導熱。設計端有三招——熱點擴散（hotspot spreading）是最有效的設計準則，把集中的發熱擴散到更大面積；插入虛設 bond 與虛設 via 替頂部與底部晶片建立額外的散熱路徑。
Figure 16 展示了 HBM base die 在 SoIC 垂直堆疊下的熱最佳化——這是 3D 堆疊最棘手的熱耦合場景。HBM 的邏輯 base die 與運算晶片在 SoIC 垂直堆疊時，運算 SoC、散熱片、DRAM 堆疊、邏輯 base die 之間會產生複雜的熱耦合。緩解策略包括改善散熱片與熱介面材料（TIM）的熱阻、同時降低 SoC 與邏輯 base die 的功耗、並在設計階段導入熱感知佈局規劃。HBM 堆疊的真正難點不是頻寬，是熱。
8. 生態系協作與 EDA 自動化：3Dblox 與代理式 AI（Figure 17–19）
Figure 17 展示了 3Dblox 語言的架構——台積電為 3DIC 設計自動化打造的模組化階層語言。3Dblox 於 2022 年推出，已成為 3DIC 設計的全球標準，用來描述 3D 堆疊的複雜性。這個語言把 3D 元件模組化為 chiplet、介面、連接，為邏輯與實體連接提供統一語言；支援由上而下的設計方法學、促進 chiplet 重用、提升 EDA 工具間的互通性。該語言已捐給 IEEE 標準協會，成為 P3537「3Dblox — Chiplet Connectivity and Physical Properties Description Language」。當 3D 堆疊的描述語言由台積電主導並送進 IEEE，等於在生態系上層卡了位。
Figure 18 展示了基板自動繞線（substrate auto-routing）的成果——3Dblox 加上 EDA 協作的生產力實證。先進封裝的基板設計有一堆特殊難題——高密度逃逸繞線、細線寬與間距、差分對繞線、鍉通孔（PTH）規劃、長度匹配，人工做極其耗時。台積電與 Cadence 共同開發 Allegro router，在大型工業級設計上達到與人類品質差距小於 10% 的繞線，並把繞線時間相較資深人類設計師縮短兩個數量級。這代表基板設計這個一向靠老師傅經驗的環節，正被 AI 輔助的自動繞線接管。
Figure 19 展示了代理式 AI（agentic AI）如何滻透 3DIC 設計流程的各個階段。論文列出多個具體應用——用 AI 做高速介面通道最佳化、runset 編碼副駕（copilot）協助腳本生成、EDA 知識庫讓工程師存取累積的設計知識、實體設計 agent 追求最佳的功耗／效能／面積（PPA）、DRC agent 加速驗證週期。3Dblox 定義的完整 3D 上下文，也讓 compile_bumps 自動 bump 指派、3D ESD 分析、AI 驅動的全域資源最佳化成為可能。這預告了 EDA 產業的下一個戰場不在演算法，而在「agent 化」。
9. 技術亮點：兩個最該記住的工程轉折
第一，3D 堆疊的能效紅利被量化成 10.8 倍（Figure 8）。過去「垂直堆疊比較省電」是直覺，這篇論文用 4.5µm bond pitch vs 9µm／N7 基準，把「頻寬密度／能耗比」的 10.8 倍差距釘死成數字。這是把整條 die-to-die 介面從 2.5D 推向 3D 的最硬理由——不是為了更快，是為了在 48 倍算力下不被電費與散熱壓垮。第二，設計自動化從工具升級成 agent（Figure 17–19）。3Dblox 提供統一的 3D 描述語言，基板自動繞線做到快 100 倍、差距 <10%，代理式 AI 接手 PPA 與 DRC。先進封裝的瓶頸正在從「製程做不做得出來」轉向「設計來不來得及」。
10. 產業連結：這些技術離量產有多遠、誰在受益
從論文給的路線圖看，時間軸相當明確。CoWoS 已在 5.5 倍光罩尺寸量產、往 9.5／14 倍推進；SoIC、UCIe 32Gb/s 已驗證、64Gb/s 訊號完整性已確認；COUPE 突破 200Gb/s；3Dblox 已是全球標準並送進 IEEE P3537；基板自動繞線與 AI agent 已在工業級設計上出成果。受益者一路排開：AI 晶片設計端（NVIDIA、AMD、Broadcom、Google 等）拿到 48 倍算力、34 倍頻寬的載體；HBM 三雄（SK 海力士、三星、美光）被 Figure 7 的規格路線圖牽引；CPO／矽光子供應鏈被 COUPE 拉動；EDA 廠（Cadence 已具名）在 agent 化浪潮中重新卡位；電源管理 IC 供應鏈則因 IVR／OWL 把供電搬進封裝而洗牌。
總結
這篇論文真正的份量，不在任何單一數字，而在它把先進封裝、供電、散熱、EDA 自動化綁成一件事來談。過去這四件事分屬不同團隊、不同供應商、不同會議議程；台積電在 VLSI 2026 把它們攛在同一張桌上，宣告的是——摩爾定律的下一段，不在電晶體的尺寸，而在系統整合的協同設計。當單封裝算力五年翻 48 倍、功耗曲線同步陡升、垂直堆疊把熱推到極限，任何一環單獨最佳化都會被另一環拖垮。對整條 AI 供應鏈而言，這篇論文畫出了未來五年把上兆顆電晶體塞進單一系統的工程地圖，而地圖的中心，是封裝。
參考資料
論文標題：Advancing Package and System Integration for Next-Generation AI。作者：Lee-Chung Lu（Taiwan Semiconductor Manufacturing Company, TSMC, Hsinchu, Taiwan）。會議：2026 IEEE Symposium on VLSI Technology and Circuits，2026。DOI：10.1109/VLSITECHNOLOGYANDCIR65830.2026.11577449。延伸引用：[1] Y.-J. Mii, "Semiconductor Industry Outlook and New Technology Frontiers," 2024 IEEE IEDM；[2] IEEE Standards Association, "3Dblox — Chiplet Connectivity and Physical Properties Description Language," P3537。