【CPO 拆解 4/6】光纖對晶片：CPO 裡最不性感、卻卡住所有人的那一步
- 5天前
- 讀畢需時 4 分鐘
光每經過一個介面，就漏掉一點。CPO 把雷射、SiPh、EIC 全塞在一起，但最後總得把光「接出去」——這一步，光纖對晶片的耦合，是整條光路損耗最集中、也最難自動化的環節。它不酷、不上頭條，卻是決定 CPO 良率與可維修性的隱形天花板。這篇拆解 V-groove 從 260 微米走到 130 微米的密度賽、邊緣耦合與光柵耦合的取捨、被動對位與主動對位的成本拉鋸，以及為什麼「可拆」成了所有玩家唯一的共識。
1. 光的宿命：每一個介面，都是一次漏光
先講一個物理事實，它是整篇的地基：對光子來說，最大的挑戰是幫它鋪一條連續的路。 每一個介面——雷射到光纖、光纖到波導、波導到光纖——都是一次折射率不連續，都有漏光風險，效率就往下掉一截。
電訊號不太在乎這個。銅線接銅線，接觸電阻小到可以忽略。但光不一樣：一段光路上串了幾個介面，插入損耗（insertion loss）就疊加幾次，而每一分貝的損耗，最後都要靠更耗電的雷射去補回來。 所以耦合效率不是一個「錦上添花」的指標，它直接吃掉你在光源篇好不容易省下的功耗預算。
CPO 把前面每一層都做到極致後，這條光路的損耗大戶，就落在最後一步——把光纖接上晶片。這一步，就是耦合。
2. 大家盯著晶片，卡量產的卻是「怎麼把光纖對準、還能拆下來」
先破除誤解。CPO 的討論總是圍著 PIC、EIC、雷射打轉，彷彿把這些做好就贏了。但真正卡住量產節奏的，往往是這個聽起來像「手工活」的環節：把一根（或一排）光纖，以次微米級的精度，對準晶片上的光學介面，還要在大量生產時穩定重現。
這件事難在三個層次。第一，精度——對位差幾百奈米，耦合效率就崩。第二，速度——如果每顆都要人工慢慢調，根本無法量產。第三，可維修——光引擎壞了、光纖斷了，資料中心得能換，不能整顆報廢。
這三件事湊在一起，逼出了耦合這一層所有的技術路線之爭。它不性感，但它是 CPO 從「實驗室能做」走到「產線能量產、機房能維修」之間，最硬的一道關。
3. 密度賽正在發生：V-groove 從 260 微米擠到 130 微米
耦合最直觀的進展，是「間距」（pitch）的縮小。
V-groove 是最經典的光纖固定方式：在矽上蝕刻出一道道 V 形溝槽，把光纖一根根卡進去對位，靠機械精度定位。它成熟、便宜、可靠。而這幾年最實在的規格進展，就是光纖陣列的間距，正從 260 微米一路擠向 130 微米。
這個數字背後的意義很直接：間距減半，等於同樣寬度能塞進近乎兩倍的光纖通道——在 CPO 那種寸土寸金的封裝邊緣，通道密度直接翻倍。 這是實打實的、可量化的進展，也是評估一個耦合方案「有沒有跟上」的硬指標。
但 V-groove 不是唯一解，它主要服務「光纖怎麼固定」。光要怎麼「進出晶片」，還有另一組路線之爭。
4. 光怎麼進出晶片：邊緣耦合 vs 光柵耦合，沒有標準答案
光要從光纖進到晶片的波導，主流有兩條路，各有代價：
邊緣耦合（Edge Coupling）：光從晶片的側邊「水平」進出。優點是耦合效率高、頻譜寬、對波長不挑；缺點是只能在晶片邊緣做，通道數受邊長限制，而且對位精度要求嚴，晶片還得先切割、拋光好側面。
光柵耦合（Grating Coupling）：在晶片表面做一個光柵，讓光從「垂直方向」進出。優點是可以做在晶片表面任何位置、對位相對寬容、方便晶圓級測試；缺點是效率通常較低、頻寬較窄、對波長與極化較敏感。
主流的整合平台目前的態度是「兩條都留」——邊緣與表面/光柵並存，因為沒有一條在所有場景都贏。 選哪條，取決於你的系統要不要走寬頻譜、對位精度能容忍到哪、要不要晶圓級測試。這跟封裝篇講的三條路線之爭是同一個道理：不是找最優解，是找系統層級的相容。
除了這兩條主流，還有更前沿的選項：光子線鍵合（Photonic Wire Bonding，PWB） 用類似積層製造（3D 列印）的方式，直接「寫」出一段連接光纖與晶片的立體光波導，把兩個對不準的介面用一段「量身訂做的光橋」接起來，繞開傳統對位的難題——潛力大，因為它能在製造階段補償對位誤差；但成熟度、寫入速度與量產產能還是問號。
一個判斷耦合方案好壞的實用心法：別只聽「耦合效率多高」的單點數字，要問三件事——這個效率是在量產條件下重現，還是實驗室精挑細選出來的？對位是被動還是主動（決定產能）？介面能不能拆（決定維修）？ 一個耦合效率漂亮、卻只能主動對位、又不可拆的方案，在量產帳上可能輸給一個效率普通、但被動又可拆的方案。
留言