技術文章分析 | Nature Electronics 把 CPO 的整本帳攤開：從 1.4 倍的頻寬牆，到 100 fJ/bit 的單晶片終局

5天前
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這篇 2026 年 8 月刊在《Nature Electronics》的 review，是目前為止把 CPO 從元件、封裝一路算到系統的最完整一份帳。作者群橫跨 University of Virginia、Yonsei、UIUC、NTU Singapore、MIT，第八作者掛的是 SK hynix AI Infra Optimization Team——記憶體廠已經正式坐上光互連這張桌子。
核心數字只有一個：算力每兩年成長 3.0 倍、AI 模型 8.8 倍，互連頻寬只有 1.4 倍。這就是 bandwidth wall 的定量定義，也是 CPO 唯一的存在理由。
這篇 review 最有價值的地方不是「CPO 很好」，而是它把 2D 到 2.5D 到 3D TSV 到 3D hybrid bonding 到 monolithic 五個世代的 pJ/bit 與 Tbps/cm² 全部標在同一張圖上：從 10–20 pJ/bit 掉到 100 fJ/bit 以下，頻寬密度從 100 Gbps/package 拉到 50–100 Tbps/cm²，中間隔著三道牆——熱、良率、標準。
本文對論文內 Figure 1–4 共 24 張子圖與 Table 1–2，逐一就地標註並拆解。想快速掃視就直接跳到你關心的那一張。

1. 這篇 review 的份量，以及它想解決的那個問題

先講清楚這不是一篇實驗論文，而是一篇 Review article，收稿於 2025 年 11 月 18 日、2026 年 7 月 8 日接受、8 月 19 日上線，刊在《Nature Electronics》Volume 9 的 853–867 頁。

Review 的價值在於「誰來寫」。這篇的作者名單值得看兩眼：Jeehwan Kim（MIT，remote epitaxy 與 2D 材料轉印的代表人物）、Kyusang Lee（UVA，薄膜異質整合）、Sang Hoon Chae（NTU）、以及掛在 SK hynix AI Infra Optimization Team 的 Seunghoon Hong。換句話說，這是一份「材料／異質整合學派」對 CPO 的完整表態，而不是光通訊圈自己人寫給自己人看的路線圖。

它想解決的問題，用一句話講完：

當運算瓶頸已經從「算得夠不夠快」變成「資料搬得夠不夠快」，互連架構如果不被徹底重新設計，電晶體微縮與邏輯吞吐量的任何進步都只會帶來邊際的系統效益。

這句話在論文開頭第二段就出現了，而且是整篇 15 頁的軸線。HBM 用 TSV 把 DRAM 疊起來，在封裝內確實做到了 multi-terabits-per-second 與 pJ/bit 等級的能效——但那個好處只存在於記憶體與邏輯的封裝邊界之內。一旦資料要離開封裝，走 PCB trace、板端連接器、DAC 銅纜，電阻與電容損耗就會隨頻率與距離急速惡化。這個「封裝內很好、封裝外很爛」的斷崖，就是整篇論文的起點。

2. Figure 1：頻寬牆的三張證據

Figure 1a：8.8 倍 vs 1.4 倍，這才是 bandwidth wall 的定量定義

這張圖展示了四條 1995 年至 2025 年的歷史成長曲線，全部正規化到各自最早的資料點：藍色是硬體運算吞吐（FLOPS）、紅色是 DRAM 頻寬（GB/s）、黃色是互連頻寬（GB/s）、灰色是 AI 模型的總訓練運算量（右軸 FLOPs）。

關鍵數字：硬體 3.0 倍／2 年、DRAM 1.6 倍／2 年、互連 1.4 倍／2 年、AI 模型 8.8 倍／2 年。圖上標了幾個錨點——AlphaGo、GPT-4.5、Grok-4 在灰色帶上，NVIDIA B300、HBM3e、NVLINK 5.0 分別落在藍、紅、黃三條線的末端。

產業意義：這是我看過對「bandwidth wall」最誠實的一張圖。它沒有說互連不進步，而是說互連進步的斜率只有算力的一半不到、只有 AI 模型需求的六分之一。斜率差距會隨時間指數放大，這代表任何靠「再多加幾條銅線」的解法都只是延後爆點。CPO 不是效能加分題，是斜率修正題。

Figure 1a：1995–2025 年運算吞吐（3.0×／2 年）、DRAM 頻寬（1.6×／2 年）、互連頻寬（1.4×／2 年）與 AI 模型訓練算力（8.8×／2 年）的成長斜率對比。圖片來源：Kim, B. et al. Nat. Electron. 9, 853–867 (2026) - Figure 1a

Figure 1b：把「頻寬密度 × 能效」對「距離」畫成一條下墜線

這張圖展示了一個複合品質因子（figure of merit）：頻寬密度 × 能效，單位是 (Gbps/mm) ÷ (pJ/bit)，橫軸是最大互連距離（公尺），從 10⁻⁴ m 一路到 10² m 以上，並用垂直虛線切成 In-package / On-board / Off-board 三段。

關鍵數字：紅色實線是電互連的投影趨勢線，基準點是 1 Tbps/mm 的頻寬密度搭配 1 pJ/bit 的能效。線上的實測點依距離排開：In-package 是 UCIe Advanced 與 HBM（最高，約 10⁴）、On-board 是 NVLink C2C 與 PCIe Gen5、Off-board 是 PCIe Gen5 與 pluggable optics Ethernet SR4。藍色虛線是光互連的投影趨勢與 CPO 的目標區間，在遠距端明顯高於紅線；board-mounted optical backplane 則標在中段。

產業意義：這張圖是整篇 review 最該被截圖轉貼的一張。它把「光什麼時候贏過銅」從口號變成一個可以查表的交叉點——不是所有距離光都贏，而是紅線墜落的速度太快，交叉點正在往封裝內部移動。今天 UCIe Advanced 在 in-package 還遙遙領先，但 on-board 之後電互連幾乎是自由落體，這正是 CPO 把光學拉進 package 的物理理由。這個「銅牆往機架內移進來」的議題，我們在 Computex 2026 Keynote：銅牆正在移進機架系列的討論裡談過，這張圖等於給了它一個學術版的座標。

Figure 1b：以「頻寬密度 ÷ 能耗」為品質因子，比較 In-package／On-board／Off-board 三段距離下電互連（紅線）與光互連（藍虛線）的趨勢交叉。圖片來源：Kim, B. et al. Nat. Electron. 9, 853–867 (2026) - Figure 1b

Figure 1c：光互連的三段式部署地圖

這張圖展示了光互連在三個空間尺度上的階層式部署：最左是 CPO（微米–毫米級），畫出 HBM 與 ASIC 並排在基板上、旁邊接 photonic engine，光纖從封裝側面拉出，並標出 SerDes 與 optical–electrical conversion 的位置；中間是 intra-node（公分–公尺級），DRAMs／CPUs／GPUs 三層堆疊、用 high-speed copper cable 串接；最右是 inter-rack（公尺–公里級），server racks 之間的高速互連。

關鍵數字：三段的距離刻度是 close 到 far 的連續軸，對應論文正文的三段式描述——CPO 在微米到毫米級把寄生損耗與延遲壓下來，intra-node 覆蓋公分到公尺、連接單一運算節點內的處理器與記憶體，inter-rack 則是公尺到公里級的資料中心規模。

產業意義：這張圖的價值是幫供應鏈定位自己在哪一段。做 FAU、光引擎、interposer 的在最左段；做 DAC／AEC／背板的在中段；做 800G/1.6T 可插拔與 DCI 的在右段。論文明確指出中段（intra-node）正是目前銅纜與光學拉鋸最激烈的地方，也是 scale-up 網路的主戰場。台廠大部分的機會落在左段與中段，不在右段。

Figure 1c：光互連從封裝級（μm–mm）、節點內（cm–m）到機架間（m–km）的三段式階層部署。圖片來源：Kim, B. et al. Nat. Electron. 9, 853–867 (2026) - Figure 1c

3. Table 1：五大元件的體檢報告

這張表展示了混合式光互連鏈路中五個關鍵元件（雷射、調變器、偵測器、波導、耦合器）的基準指標、目前技術水準、整合成熟度、耦合／封裝方式與熱／操作風險。

關鍵數字：

元件：雷射；路線：III–V bonding；硬指標：>5 mW、線寬 ~40 kHz；成熟度與風險：Wafer bonding 推進中，對準敏感、CTE mismatch 風險
元件：雷射；路線：Transfer printing；硬指標：1–5 mW、<1 MHz；成熟度與風險：實驗室級，膠合導致連續波輸出受熱限制
元件：雷射；路線：Direct epitaxy；硬指標：<1 mW、1–5 MHz；成熟度與風險：早期，缺陷受限、有 drift 風險
元件：調變器；路線：Si carrier depletion；硬指標：>50 GHz、multi-pJ；成熟度與風險：CMOS foundry ready，但有 tuning overhead
元件：調變器；路線：Thin-film LN；硬指標：>100 GHz、sub-pJ；成熟度與風險：Wafer bonding 成熟中，fibre attach 困難
元件：調變器；路線：Plasmonic／ferroelectric；硬指標：>100 GHz、<1 fJ/bit；成熟度與風險：早期，穩定性問題
元件：偵測器；路線：Ge-on-Si PD；硬指標：265 GHz、0.3 A/W；成熟度與風險：Wafer scale，吸收與頻寬取捨
元件：偵測器；路線：Si APD；硬指標：~40 GHz、~0.4 A/W；成熟度與風險：Wafer scale，excess noise
元件：波導；路線：Silica；硬指標：<0.1 dB/m、低密度；成熟度與風險：成熟但 footprint 大
元件：波導；路線：SOI；硬指標：1–3 dB/cm、高密度；成熟度與風險：CMOS roadmap，tuning overhead
元件：波導；路線：SiN；硬指標：~0.1 dB/m、高密度；成熟度與風險：Back-end 相容，heater drift
元件：耦合器；路線：Edge；硬指標：<1 dB、±2 μm；成熟度與風險：高良率，但對準敏感
元件：耦合器；路線：Grating；硬指標：3–6 dB、±1 μm；成熟度與風險：可 wafer scale，偏振相依
元件：耦合器；路線：Freeform；硬指標：1–2 dB；成熟度與風險：早期，製程複雜

產業意義：這張表最該被畫線的是耦合器那三行。Edge coupler 損耗 <1 dB 但要求 ±2 μm 對準；grating coupler 對準放寬到 ±1 μm、可做晶圓級，代價是 3–6 dB 的插入損耗與偏振相依。3 到 6 dB 是什麼概念？光功率直接掉一半到四分之三。整個 CPO 的封裝良率與 link budget 之爭，本質就在這兩行之間做取捨——這也是為什麼 SENKO 在 OCP 上把 CPO 量產瓶頸講成「那 0.15 dB」。另外注意 plasmonic／ferroelectric 那行的 <1 fJ/bit，那是目前調變器能效的理論天花板，但成熟度欄位老實寫著 early stage。

Table 1：光互連五大元件（雷射／調變器／偵測器／波導／耦合器）的基準指標、技術現況、整合成熟度與熱風險對照。圖片來源：Kim, B. et al. Nat. Electron. 9, 853–867 (2026) - Table 1

4. Figure 2：把一條光互連鏈路拆成七個零件

圖片來源：Kim, B. et al. Nat. Electron. 9, 853–867 (2026) - Figure 2

Figure 2 是這篇 review 的「元件教科書頁」，七張子圖分別對應一條完整鏈路上的七個環節。

Figure 2a：端到端鏈路的全景圖

這張圖展示了一條完整的高頻寬光資料傳輸鏈：左側 Tx 端由 ASIC + SerDes 組成電域，經 E/O converter 轉成光載波，再由 wavelength multiplexer 合波送進光纖；右側 Rx 端反向操作——demultiplexer 分波、O/E converter 轉回電、SerDes 還原成並行資料餵回 ASIC。

關鍵數字：圖上刻意畫了 N 組並行的 ASIC/SerDes/轉換器，對應論文正文所說的「多個光學 chiplet 並排在加速器封裝上」的實作方式。

產業意義：這張圖的用途是幫你確認自己家的產品在哪一格。台廠常見的位置：光引擎廠在 E/O 與 O/E 那兩格、被動元件廠在 multiplexer 那格、封裝廠橫跨全部。真正的高毛利在 E/O 與 mux 兩格，而那正好是目前良率最難的兩格。

Figure 2b：SerDes——那個誰都想幹掉、但誰也還沒幹掉的環節

這張圖展示了序列化器／解序列化器（Serializer/Deserializer，SerDes）的架構：左側 Tx 把多條並行資料（parallel data）壓成一條高速序列資料（serial data），右側 Rx 端反向拆回並行；下方畫出對應的波形——並行的 0/1/0/1 疊成一條時序密集的序列波形。

關鍵數字：論文正文給的是 112 Gb/s 的 SerDes 仍落在 1–2.3 pJ/bit 這個數字。相較之下矽光子發射器本身已經做到 0.7 pJ/bit。

產業意義：這格是整條鏈路裡最尷尬的環節。光的部分已經比電的部分省電了，但 SerDes 還在那裡吃掉 1–2.3 pJ/bit。這正是後面 Figure 4f「micro-LED 直接幹掉 SerDes」那條路線存在的理由，也是 Lightmatter Passage 把 4.6 pJ/bit 拆成「2.6 pJ 光學 + 約 2 pJ 共封裝 SerDes」時，後半段那個 2 pJ 為什麼那麼刺眼。

Figure 2c：NRZ vs PAM-4，用眼圖講清楚頻譜效率的代價

這張圖展示了兩種調變格式的對比：左邊 NRZ（Non-Return-to-Zero，不歸零碼）只有 0 與 1 兩個位準，眼圖是一個乾淨的大眼；右邊 PAM-4（四階脈衝振幅調變）用四個位準，眼圖疊成三個明顯較小的眼，並標出 11／10／01／00 四種符號對應。

關鍵數字：PAM-4 的頻譜效率是 NRZ 的 2 倍（同樣的鮑率傳兩倍位元），代價是噪聲餘裕（noise margin）被壓縮——三個小眼取代一個大眼。

產業意義：這張圖解釋了為什麼 DSP 與 FEC 在高速鏈路裡越吃越重。論文在後段給了一個很硬的數字：同調等化（coherent equalization）的功耗幾乎線性正比於 tap 數，從 4-tap 的約 1 pJ/bit 一路增加到 16-tap 的 5 pJ/bit 以上。換句話說，PAM-4 省下來的頻寬，有一部分是用 DSP 的電力買回來的。這也是 LPO/LRO 這類「把 DSP 拿掉」路線一直有人押注的原因。

Figure 2d：Mach–Zehnder 調變器——用干涉把電訊號寫進光

這張圖展示了馬赫–曾德爾調變器（Mach–Zehnder Modulator，MZM）的運作：右下方的連續波雷射（continuous-wave laser）送光進來，光在分岔處被分成兩條臂，上下兩臂各接電訊號輸入（Data），透過相位調變讓兩條臂在合波處產生干涉，輸出端得到已調變的強度訊號（modulated signal）。

關鍵數字：論文正文指出 MZM 的干涉式相位調變可做到高線性、頻寬超過 100 GHz，代價是 footprint 較大、限制整合密度。相對地，carrier-depletion 矽調變器（p–n 或 p–i–n 接面）CMOS 相容、可規模化，但電漿色散效應（plasma dispersion effect）在矽中效率不佳，需要更長的相位移區與更高的驅動電壓。

產業意義：這張圖是理解 TFLN 為什麼被追捧的前提。同樣是 MZM 結構，換成薄膜鈮酸鋰（Thin-Film Lithium Niobate，TFLN）或鈦酸鋇（BaTiO3，BTO）這類 Pockels 效應鐵電材料，就能在 sub-volt 驅動電壓下跑到 100 GHz 以上。論文明講 TFLN 是目前整合式高速調變的 benchmark，而 BTO 的電光係數更大、適合超小尺寸低功耗調變器，但 BTO 需要在 SrTiO3 緩衝的矽上磊晶成長、溫度超過 CMOS back-end 的熱預算，仍在 pre-commercial 階段。

Figure 2e：VCSEL 與 photodiode + TIA，主動光電元件的兩端

這張圖展示了主動光電元件的一對：上半是 driver 驅動的 VCSEL（垂直共振腔面射型雷射），光從表面垂直射出（light emission from surface）；下半是 photodiode 搭配 TIA（transimpedance amplifier，跨阻放大器），光被吸收（light absorption）後轉成光電流再放大成電壓訊號。

關鍵數字：Table 1 給的偵測器數字對應這格——Ge-on-Si 光偵測器 265 GHz 頻寬、0.3 A/W 響應度；矽 APD 約 40 GHz、約 0.4 A/W，靠內部增益換靈敏度但付出 excess noise 與更高偏壓的代價。

產業意義：這格是最容易被忽略但最務實的一格。論文明白寫出兩件事：第一，單片或共封裝的 photodiode–TIA 整合能減少寄生電容、提升整體能效，但需要嚴格的熱與阻抗匹配；第二，實務上短距鏈路仍以 p–i–n 加 CMOS TIA 為主，APD 與同調前端是為了延伸靈敏度與距離而探索。這意味著 VCSEL 路線並沒有出局——Furukawa 那類 1060 nm 單模 VCSEL 打 2 公里的做法，在這個框架下是合理的。

Figure 2f：微環共振器——用一個環做完路由、濾波與多工

這張圖展示了波長選擇性微環共振器（microring resonator）的三種作用：左側是波長選擇（selective to wavelength）的 add-drop 結構，中間畫出微環（Microring）與匯流波導的耦合，並在上下方各畫一組頻譜（Frequency），呈現特定波長被挑出來、其餘通過的濾波行為。

關鍵數字：微環的優勢是極致的緊湊性與整合密度，代價論文寫得很直接——熱敏感。後段給的量化是：矽微環的溫度相關波長漂移是每 K 數十 GHz，而半導體雷射的發射波長漂移是每 K 數十皮米。相對地，陣列波導光柵（Arrayed Waveguide Grating，AWG）footprint 大但熱穩定性好。

產業意義：這張圖是 DWDM 路線的技術核心，也是 CPO 熱管理問題的震央。微環要在 ASIC 隔壁工作，而 ASIC 的溫度會晃——每 K 數十 GHz 的漂移代表你必須配 heater 與閉迴路控制，而 heater 本身又耗電、又產熱。論文把這個描述為一個「destabilize 光功率與頻譜同調性的回饋迴路」。這也是為什麼 athermal 設計（SiN 或 TFLN 的無熱共振器）在論文的 outlook 裡被特別點名。

Figure 2g：Grating coupler vs edge coupler——CPO 封裝的第一道良率關卡

這張圖展示了兩種晶片對光纖的耦合策略：上半是 grating coupler（光柵耦合器），光纖從垂直方向下來（vertical fibre coupling），Si carrier 上疊 electronics 與 waveguide；下半是 edge coupler（邊緣耦合器），光纖從側面水平進入（in-plane alignment）。

關鍵數字：對應 Table 1——edge coupler <1 dB 插入損耗、±2 μm 對準容忍；grating coupler 3–6 dB、±1 μm，可 wafer-scale 但偏振相依、光譜頻寬受限。論文另外給出一個系統級數字：每一個 chip-to-fibre 介面貢獻 1–3 dB 耦合損耗。

產業意義：這格是 CPO 從實驗室走到產線最痛的一格，也是台灣供應鏈最有機會卡位的一格。1–3 dB 每介面聽起來不多，但一個 CPO 封裝有數十到上百個介面，而且光纖燒毀（fibre-burn）風險會隨每通道光功率上升而變大。論文還補了一刀：外接雷射架構相對整合式光源，在同樣頻寬下要多付 1–5 dB 的 link budget 代價，而且這個代價會隨 WDM 通道數往數十通道規模擴張時變得更尖銳。

5. Figure 3：共封裝的五級跳，以及每一級的 pJ/bit 標價

圖片來源：Kim, B. et al. Nat. Electron. 9, 853–867 (2026) - Figure 3

Figure 3 是整篇 review 最有價值的一張圖，八個子圖分成兩組：a–d 是「光引擎離 SoC 多遠」的四種距離，e–h 是「PIC 與 EIC 怎麼疊」的五個世代。

Figure 3a：可插拔光模組——光在板子的邊緣，離 SoC 最遠

這張圖展示了傳統可插拔架構的剖面：SoC 在 PCB 中央，一條長長的 copper trace 橫跨板面（圖上直接標了 Far），走到板緣才接到 photonic engine，光纖從那裡出去。

關鍵數字：論文正文對這段的定量描述是——中心到板緣的公分級銅走線帶來顯著電阻損耗、頻率相依的訊號失真與功耗，而在 terabit 等級速率下，超過幾公分的板上銅走線就會產生數十 dB 的衰減。

產業意義：這就是今天 800G/1.6T 可插拔的世界。它不會馬上死——論文自己也說電互連因為製造成熟度與 CMOS 相容性，在短距仍不可取代——但它的物理天花板已經被畫出來了。

Figure 3b：板載光學（OBO）——把 TRx 搬到 SoC 隔壁

這張圖展示了on-board optics 的剖面：收發器（TRx）被移到緊鄰 SoC 的位置（圖上標 Close），銅走線大幅縮短，PCB 內還嵌入了 embedded waveguide 供光路走線。

關鍵數字：論文的描述是「藉由把 PIC 與 EIC 直接共同放置在板上，降低電損耗與寄生延遲」。

產業意義：OBO 是產業已經走過並且大致放棄的一站。它的問題不在物理而在商業——縮短了銅但沒有解決可維修性與良率，同時失去了可插拔的模組化優勢。這張圖在 review 裡的功能是「承先啟後」，證明從 3a 到 3c 是一條連續的物理演化，而不是跳躍。

Figure 3c：CPO——SoC 與 TRx 共用一張 interposer

這張圖展示了共封裝光學的剖面：SoC 與 TRx 同時 packed on an interposer，interposer 再貼上 PCB，光纖直接從 TRx 拉出。這是論文對 CPO 的標準定義圖。

關鍵數字：這一步把互連長度壓進微米到毫米級。論文引用的實測是：近期的 CPO 實作已證明相對可插拔收發器可降低 50% 功耗，並具備超過 12.8 Tbps 每鏈路吞吐的可擴展性。

產業意義：50% 這個數字要小心讀——它是「相對可插拔」的節省，不是絕對能效達標。看回 Table 2，Broadcom Bailly 是 6.9 pJ/bit、Davisson 是 5–7 pJ/bit，離論文設定的 sub-pJ/bit 目標還差一個數量級。CPO 第一代解決的是「省一半電」，不是「達到理論極限」。這也是為什麼 Figure 3e–g 那條往下走的曲線才是真正的路線圖。

Figure 3d：垂直整合——TRx 直接疊在 SoC 上面

這張圖展示了異質整合平台的剖面：TRx 不再與 SoC 並排，而是直接垂直堆疊在 SoC 之上（圖上用箭頭標示 vertical integration），下方仍是 interposer 與 PCB，光纖從頂部的 TRx 拉出。

關鍵數字：論文正文對這種配置的描述是「透過垂直組裝與 interposer 級的走線，達成高密度的電–光互連」。相關的 3D 頻寬密度數字在 Figure 3f 給出。

產業意義：3d 這張圖是 3c 到 3f 的橋樑，也是最挑戰熱管理的那一種。把會發光、對溫度極敏感的光子元件疊在最會發熱的邏輯晶片正上方，物理上省了距離，工程上創造了地獄。論文後面「熱–光耦合回饋迴路」那一整段，講的就是這張圖的代價。

Figure 3e：2D 與 2.5D——打線 10–20 pJ/bit，微凸塊 2–5 pJ/bit

這張圖展示了兩個世代的並排比較。上半 2D：EIC 與 PIC 並排在同一張 substrate 上，放大圖是 wire bonding（打線），右側附一張真實封裝照片。下半 2.5D：EIC 與 PIC 放在 interposer 上，放大圖是 micro-bump 與 solder alloys，右側是一張含 TSV、silicon photonics interposer、TIA/Driver 與 multi-layer organic substrate 的剖面 SEM。

關鍵數字：這是這張圖最狠的地方——每一級都直接標了 pJ/bit 與頻寬密度。

2D wire bonding：約 10–20 pJ/bit，約 100 Gbps per package
2.5D micro-bump：約 2–5 pJ/bit，1–2 Tbps/cm²

論文正文補充：打線的頻率相依阻抗失真與電容負載，把高速應用的可達頻率限制在 30 GHz 以下；2.5D 的 micro-bump 是 5–40 μm pitch，TSV 是 0.2–5.0 μm 直徑，可支援 100 Gbps 以上傳輸。

產業意義：從 2D 到 2.5D，能效改善了 4–5 倍，頻寬密度改善了一個數量級以上。這一跳是今天已經在量產的那一跳——Broadcom Bailly 與 Davisson 都是 2.5D。對供應鏈而言，這意味著 CoWoS 級的 interposer 產能就是 CPO 第一波的實體瓶頸。這個「先進封裝變成 AI 算力守門人」的判斷，台積電在 OCP 2026 已經講白了。

Figure 3f：3D TSV 與 hybrid bonding——0.1 pJ/bit 與 50 Tbps/cm² 的那一級

這張圖展示了兩種 3D 堆疊。上半 3D TSV：EIC 疊在 EIC/interposer 上，放大圖是 Cu filling 的矽穿孔，右側是 back-side TSV 的剖面 SEM。下半 3D hybrid bonding：放大圖是 metal 與 dielectric 交錯的直接鍵合界面，右側是一排 hybrid bonding pad 的 SEM。

關鍵數字：

3D TSV：約 0.5–2 pJ/bit，>5 Tbps/cm²
3D hybrid bonding：約 0.1–0.5 pJ/bit，10–50 Tbps/cm²

正文補充：傳統 micro-bump 的 die-to-die pitch 通常 >10 μm，每顆 bump 帶來數十 femtofarad 的寄生電容；hybrid bonding 用嵌在介電層裡的直接 Cu–Cu 接觸取代，把互連長度縮到數十微米、pitch 進入次微米，wafer-to-wafer 已展示 約 400 nm，比 micro-bump pitch 小超過一個數量級。結合 TSV 垂直走線，hybrid bonding 可支援 >5 Tbps/mm² 的 3D 光子–電子堆疊頻寬密度。

產業意義：這是這篇 review 最重要的單一結論——hybrid bonding 不是良率優化，是能效的相變點。原因寫得很清楚：它消除了主宰晶粒邊界切換能量的 micro-bump 寄生電容。而且超短互連降低了高頻損耗，可以省掉 retimer 與複雜的 DSP 電路，進一步改善整體功耗——這才是 0.1 pJ/bit 的真正來源，不只是物理尺寸縮小。台廠在 hybrid bonding 的布局，未來會直接兌現在 CPO 這條線上。

Figure 3g：單片整合——100 fJ/bit 以下、50–100 Tbps/cm² 的終局

這張圖展示了單片整合（monolithic integration）：EIC 與 PIC 不再是兩顆晶片，而是在同一片基板上以統一製程流程共同製造。放大圖畫出 transistor 與 waveguide 並存於同一層 Si，並標出 microring resonator；右側是真實 SEM，可見 optical bus waveguide、analogue frontend circuits 與 microring modulator 共處一片。

關鍵數字：<100 fJ/bit，>50–100 Tbps/cm²。這是整張 Figure 3 的極值。

產業意義：論文對這格的立場很誠實——它是 the ultimate convergence，但取決於材料整合與製程共同最佳化的突破。目前唯一達到最高製程成熟度的是 CMOS 相容矽光子（鍺光偵測器加高速矽調變器加邏輯電晶體共製）；III-V、BTO/LN、2D 半導體要進單片流程，仍受材料不相容、熱限制與製程共最佳化拖累。翻譯成產業語言：這格是 2030 年之後的事，但它是 hybrid bonding 那一格的方向指標。

Figure 3h：三張雷達圖，把五個世代的取捨一次講完

這張圖展示了三張疊在一起的雷達圖（radar chart），七個軸分別是：technology maturity、cost（low）、bandwidth、energy efficiency、thermal management、fabrication accessibility、footprint（small）。五種整合策略用不同顏色標示——2D（灰）、2.5D（深灰）、3D TSV（黃）、3D hybrid（紅）、Monolithic（藍）。

關鍵數字：形狀本身就是結論。2D/2.5D 的多邊形偏向 maturity、cost、fabrication accessibility 三個軸；3D 的多邊形往 bandwidth 與 energy efficiency 傾斜，但在 thermal management 與 fabrication accessibility 縮進去；monolithic 的藍色多邊形在 bandwidth、energy efficiency、footprint 三軸幾乎頂到外圈，但 maturity 與 cost 塌陷得最厲害。

產業意義：這張圖應該被印出來貼在每個做 CPO 決策的人桌上。它的訊息不是「哪個最好」，而是這五個世代不會互相取代，而會長期並存，各自服務不同的成本／效能區間。論文自己下的結論是：2D 提供簡單與低成本但頻寬受限；2.5D 提供中等密度與可製造性；3D 把頻寬密度與能效推到極限，代價是良率與熱複雜度；monolithic 承諾最高效能但取決於材料整合突破。這也是為什麼 CPO / NPO / XPO 三方在 OCP 上的對談結論是「這不是路線之爭」。

6. Table 2：十個已經在跑的工業平台，以及它們的真實成績單

這張表展示了十個代表性的工業 CPO 與 optical I/O 平台，欄位包含架構、頻寬、延遲、能耗、整合方式與傳輸距離。

關鍵數字（原表整理）：

公司：Broadcom；平台：Bailly (TH5)；架構：Switch CPO + ASIC；頻寬：51.2 Tbps；延遲：sub-10 ns/hop；能耗：6.9 pJ/bit（5.5 W/800G port）；整合：2.5D；距離：Rack
公司：Broadcom；平台：Davisson (TH6)；架構：Switch CPO + ASIC；頻寬：102.4 Tbps；延遲：sub-10 ns/hop；能耗：5–7 pJ/bit（推估）；整合：2.5D；距離：Rack
公司：NVIDIA；平台：Quantum-X Photonics (COUPE SiP)；架構：Switch CPO；頻寬：115.2 Tbps；延遲：sub-10 ns/hop；能耗：5.6 pJ/bit（9 W/1.6T port）；整合：3D；距離：Rack
公司：Ayar Labs；平台：TeraPHY；架構：Optical I/O chiplet (UCIe)；頻寬：8 Tbps 雙向；延遲：約 10 ns chiplet-hop；能耗：<5 pJ/bit；整合：Chiplet (SiP)；距離：mm–km
公司：Intel；平台：OCI；架構：Optical I/O chiplet (PIC+EIC)；頻寬：約 4 Tbps 雙向；延遲：<10 ns 加 ToF；能耗：5 pJ/bit；整合：Co-packaged + laser；距離：Rack
公司：Ranovus；平台：Scale-up engines；架構：Optical engines (CPO)；頻寬：Multi Tbps；延遲：Low；能耗：Low (laser)；整合：Co-packaged；距離：未列
公司：Lightmatter；平台：Passage M1000；架構：3D photonic interposer；頻寬：114 Tbps（4,000 mm²）；延遲：sub-10 ns；能耗：4.6 pJ/bit wall-plug；整合：Chip-on-wafer (3D)；距離：10 m–km
公司：Celestial AI；平台：Photonic Fabric (PFLink)；架構：Chiplet + system fabric；頻寬：14.4 Tbps；延遲：sub-10 ns；能耗：未列；整合：Chiplet + SiP；距離：>50 m
公司：Avicena；平台：LightBundle；架構：Micro-LED 並行收發；頻寬：約 1 Tbps（304 ch × 3.3 Gbps）；延遲：Micro-LED native；能耗：約 1 pJ/bit；整合：CMOS (16 nm) + micro-LED array；距離：<5 m
公司：Microsoft；平台：MOSAIC；架構：Micro-LED 並行收發；頻寬：約 1 Tbps（460 ch × 2 Gbps）；延遲：Few ns（no DSP/FEC）；能耗：6.6 pJ/bit（5.3 per end）；整合：CMOS + micro-LED（可插拔）；距離：<50 m

產業意義：三個必須劃線的觀察。

第一，NVIDIA 是唯一一個在表上被標成 3D co-packaged 的交換機平台。Broadcom 兩代都是 2.5D。對照 Figure 3e–f 的 pJ/bit 曲線，這個架構差異的意義比頻寬數字大得多。

第二，Ayar Labs 與 Intel 的 optical I/O chiplet 走的是完全不同的商業邏輯——不是把光學塞進交換機，而是塞進 XPU，reach 從毫米一路到公里。Ayar 的 8 Tbps 雙向與 <5 pJ/bit，加上 UCIe 相容性，是 scale-up fabric 的入場券。

第三，micro-LED 那兩行是這張表最容易被忽略、但訊號最強的兩行。Avicena 的 1 pJ/bit 是整張表的能效冠軍，Microsoft MOSAIC 的 few ns 且不需要 DSP/FEC 是整張表的延遲冠軍。代價寫在正文裡：micro-LED 的發射頻譜大於 10 nm（雷射小於 1 pm），色散限制讓 reach 卡在數十公尺。但在 CPO 那個「幾公分到幾公尺」的距離帶，色散根本不是問題——這正是 Figure 4f 的伏筆。

Table 2：Broadcom、NVIDIA、Ayar Labs、Intel、Lightmatter、Celestial AI、Avicena、Microsoft 等十個工業 CPO 與 optical I/O 平台的頻寬、延遲、能耗與整合方式對照。圖片來源：Kim, B. et al. Nat. Electron. 9, 853–867 (2026) - Table 2

7. Figure 4：光子 interposer，以及對 SerDes 的死刑判決書

Figure 4 是這篇 review 的 outlook 圖，六個子圖畫的是 2030 年之後的樣子。

圖片來源：Kim, B. et al. Nat. Electron. 9, 853–867 (2026) - Figure 4

Figure 4a：CPO 直接長在 EIC 上

這張圖展示了兩種把光學整合進 EIC 的做法並排比較：左邊是 3D integrated optics with EIC（光子層以 3D 整合疊在電子邏輯晶粒上），右邊是 monolithic integrated optics with EIC（光子與電子單片共製）。兩者下方都是 chiplets、electrical interposer 與 substrate，光纖從側邊拉出。

關鍵數字：這格對應 Figure 3d/3f/3g 的能效數字——3D 整合落在 0.1–2 pJ/bit，單片整合 100 fJ/bit 以下。

產業意義：這張圖把「CPO」這個詞的定義又往內推了一層。今天業界講 CPO 指的是「光引擎跟 ASIC 在同一個封裝裡」，這張圖講的是「光學層直接是 ASIC 的一部分」。前者是封裝廠的生意，後者是晶圓廠的生意。這個定義權的移動，決定了未來十年價值鏈往誰身上集中。

Figure 4b：光子 interposer 網路——XPU pool 與 memory pool 用光連起來

這張圖展示了光子 interposer（photonic interposer）扮演節點內與節點間網路的角色：左側是 XPU pool，右側是 memory pool，兩塊各自坐在一張 photonic interposer 上，PIC/EIC 與光纖標示在旁，兩池之間以光路連通。

關鍵數字：論文對這格的描述是「連接運算與記憶體 chiplet，橫跨 intra-node 與 inter-node 叢集」。對照 Table 2，Lightmatter Passage M1000 的 114 Tbps / 4,000 mm² 就是這個概念的第一個工業實作。

產業意義：這張圖是「記憶體解耦（memory disaggregation）」的物理基礎，也是 SK hynix 的人為什麼會出現在作者名單上的原因。如果 memory pool 可以用光跟 XPU pool 分離，HBM 那個「必須貼在旁邊」的物理約束就鬆動了——這對 HBM 是威脅還是機會，取決於誰先做出那張 interposer。Marvell 收 Celestial AI 的邏輯，也在這張圖裡。

Figure 4c：多晶片模組剖面——這張圖就是完整的規格書

這張圖展示了一個多晶片模組（multi-chip module）的完整剖面：頂部兩側是 Tx/Rx optical fibres，中間並排的是 chiplets（ASIC／CPU／HPU／HBM），下面一層是嵌入 waveguide 的 photonic interposer，中間貫穿 TSV，並標出 electrical signals 的走向。

關鍵數字：這格整合了前面所有數字——TSV 直徑 1–10 μm、hybrid bonding pitch 可到 約 400 nm、3D 光子–電子堆疊頻寬密度 >5 Tbps/mm²。

產業意義：這是全篇最接近「產品剖面圖」的一張。它同時包含了三個目前各自獨立的供應鏈：先進封裝（TSV／hybrid bonding）、矽光子（嵌入式波導）、光纖組裝（FAU）。誰能同時交付這三件事，誰就拿到這個模組的定價權——這也是為什麼 CoWoS 與 CPO 產能的討論越來越難分開談。

Figure 4d：光學 TSV——把光垂直送上樓

這張圖展示了一個 optical TSV 的局部放大剖面：一層 photonic membrane 疊在 photonic interposer 之上，中間以一條垂直的光學穿孔連通，旁邊畫出彎曲的光路（一個 90 度轉向的波導）把水平傳輸的光導向垂直方向。

關鍵數字：論文正文說得很直接——光學 TSV 讓 photonic 元件能在堆疊層之間做低損耗光通訊，克服傳統電性 TSV 的頻寬與熱限制。可轉印的膜層厚度是「數百奈米到數微米」。

產業意義：這格是全篇最「還很遠但很關鍵」的一格。今天的 3D 堆疊，電訊號可以垂直走（TSV），光訊號不行——光只能在水平的那一層跑。一旦光學 TSV 成立，3D 堆疊就從「一層光加多層電」變成「多層光」，這才是 Figure 4e 那種立體波導網路的前提。要注意論文也明說：規模化仍要解決光學對準、損耗控制、熱管理與製造良率。

Figure 4e：3D 波導——體積式光學繞線

這張圖展示了一個立方體結構：多層 3D waveguides 堆疊嵌入 photonic interposer 內，形成一個立體的波導網路。

關鍵數字：論文對這格的描述是「支援數千個波長通道、串擾與損耗最小化的超密繞線拓撲」，並支援高密度波長多工的光學通道與可規模化的空間繞線。

產業意義：這張圖是「光學版的多層金屬繞線（BEOL）」。今天的 PIC 是平面的，繞線密度受限於平面面積；一旦波導可以疊層，光子晶片的繞線密度就會複製半導體 BEOL 那條成長曲線。對材料廠與設備廠來說，這格是最遠但最大的一塊餅——它需要的是低損耗、可多層堆疊、且與 CMOS back-end 熱預算相容的波導材料，SiN 與聚合物波導都在候選名單上。

Figure 4f：Micro-LED 陣列加光偵測器陣列——不需要 SerDes 的那條路

這張圖展示了大規模並行光互連：左邊是一片 micro-LED array，右邊是一片 photodetector arrays，兩者之間各架一片 lens array（微透鏡陣列），光在自由空間中被透鏡耦合過去。

關鍵數字：這格對應正文最硬的一組數字——800 Gbps 的 micro-LED 收發器預估功耗 3.1–5.3 W，相對主流 800 Gbps 雷射式 AOC 的 9.8–12 W，降低 56–68%；透過更密的陣列與每通道 4–8 Gbps，可進一步擴展到 1.6–3.2 Tbps。Table 2 的實測：Avicena LightBundle 304 通道乘以 3.3 Gbps 約 1 Tbps、1 pJ/bit，Microsoft MOSAIC 100 通道原型於 20 公尺無誤碼、每通道 2 Gbps，預測可擴展到 460 通道、800 Gbps。

產業意義：這是整篇 review 最反直覺、也最值得放進 watchlist 的一格。micro-LED 路線的邏輯不是「光比較快」，而是「頻道多到不需要 SerDes」——每通道只跑 2–8 Gbps，慢到根本不需要高速序列化、不需要 DSP、不需要 FEC，於是 Figure 2b 那個吃掉 1–2.3 pJ/bit 的環節被整個拿掉。論文自己的結論是：這類系統最終可達到 multi-terabit 級的晶片間頻寬與 femtojoule-per-bit 級能效，是傳統架構無法企及的效能指標。代價是距離——但在 CPO 那個尺度，距離本來就不是問題。

8. 三道還沒過的牆：熱、良率、標準

論文的 Challenges 章節寫得比多數 review 誠實，值得單獨拉出來。

第一道牆：熱–光耦合的正回饋迴路。 半導體雷射的發射波長隨溫度漂移 每 K 數十皮米，矽微環的共振頻率漂移 每 K 數十 GHz。而 CPO 讓雷射與 ASIC 在同一個熱封套裡工作，局部溫度波動會降低量子效率、推動波長漂移，形成一個同時破壞光功率與頻譜同調性的回饋迴路。更麻煩的是 DSP、FEC 與熱調控本身也是耗電源頭——功耗越大越熱、越熱越需要主動冷卻、冷卻又耗更多電，論文直接稱之為 adverse thermal–power feedback loop，並指出這會讓系統級能效在鏈路頻寬擴張時「比鏈路本身退化得更快」。

第二道牆：光增益與封裝良率。 主要障礙是把雷射與半導體光放大器這類 III-V 增益介質整合進矽平台。外接雷射模組仍是務實解，但受限於體積、對準容忍度與高耦合損耗。Wafer/die-scale bonding 是最成熟的整合路徑，但良率損失、缺陷密度與製程複雜度持續阻礙規模化。Micro-transfer printing 是互補解，論文點名 INSPIRE 專案的 InP-on-SiN 作為代表，也提到 InGaAs/InP 光偵測器已成功轉印到 SiN 平台。封裝端則卡在次微米對準精度必須在高產能組裝下維持，加上 CTE mismatch 帶來的分層與長期效能漂移。

第三道牆：生態系碎片化。 這是我認為最被低估的一段。論文指出光子代工平台之間的材料組、元件庫、製程參數與封裝相容性差異極大，而且光子製程規則常常偏離既有的 CMOS 製造標準，抑制了電–光共同整合。對比 EIC 那邊有統一的設計流程、成熟的 EDA 與長期 roadmap，光子這邊「缺乏晶圓級封裝標準、電–光 EDA 與可靠度驗證協定的收斂」，被論文明確點名為 CPO 進入 HPC 基礎設施的關鍵延遲因素。

順帶一提，glass interposer 在論文裡被寫成 2.5D 的有力替代方案，數字也給得很具體：傳播損耗低於 0.05 dB/cm，比矽低一個數量級；TGV 直徑可低於 30 μm、深寬比超過 5:1、pitch 接近 100 μm；300 mm 玻璃晶圓上的 stepper 微影已展示 約 0.5 μm 的特徵解析度；並已有 102.4 Tbps 資料中心交換機的驗證。但三道量化門檻仍在：CTE mismatch（一般鈉鈣玻璃約 9 ppm/K、矽約 2.6 ppm/K，顯示級硼矽玻璃 3.2–3.6 ppm/K 才把 die 與 substrate 剪應力降到三倍以上改善）、TGV 的機械穩定性與製造、以及大面積上的次微米圖案化。

9. 產業連結：這篇 review 對供應鏈的三個實際意義

第一，先進封裝就是 CPO 的節流閥。 Figure 3e–g 那條從 10–20 pJ/bit 到 100 fJ/bit 以下的曲線，每一級的名字都是封裝技術：wire bond、micro-bump、TSV、hybrid bonding、monolithic。這意味著 CPO 的世代推進速度，上限被封裝技術的量產成熟度綁死，而不是被光學元件綁死。做 hybrid bonding、TGV、FOWLP 的公司，實質上是在做 CPO 的節奏控制器。

第二，耦合與 FAU 是最短的木板。 Table 1 那三行耦合器數字（<1 dB / 3–6 dB / 1–2 dB）與正文的「每介面 1–3 dB」「外接雷射多付 1–5 dB link budget」，把 CPO 的良率問題定位得非常清楚。這一段的競爭者名單相對短、技術壁壘高、且與整機廠綁定深，是台灣供應鏈少數能拿到定價權的環節。

第三，micro-LED 與光子 interposer 是兩張該放進 watchlist 的長期票。 前者（Figure 4f 加 Table 2 的 Avicena／Microsoft）攻的是 SerDes 這個能效毒瘤，1 pJ/bit 已經是實測；後者（Figure 4b/4c）攻的是記憶體與運算的物理解耦，Lightmatter Passage M1000 的 114 Tbps / 4,000 mm² 是第一個工業級樣本。兩條路線都還沒進主流視野，但論文用整個 outlook 章節在替它們背書。

至於整條光通訊與 CPO 供應鏈的完整地圖，可以搭配 2026 AI 基建必看：光通訊與 CPO 產業鏈全圖一起看，這篇 review 的每一格幾乎都能在那張圖上找到對應的廠商。

10. 總結

這篇 review 真正的貢獻，不是宣告 CPO 會贏——那件事產業界早就用訂單投過票了。它的貢獻是把 CPO 從一個模糊的架構名詞，變成一條可以量化、可以排序、可以定價的技術階梯：

10–20 pJ/bit（2D 打線）到 2–5 pJ/bit（2.5D 微凸塊）到 0.5–2 pJ/bit（3D TSV）到 0.1–0.5 pJ/bit（3D hybrid bonding）到 100 fJ/bit 以下（單片整合）

今天的工業界站在第二格與第三格之間：Broadcom 的 Bailly 與 Davisson 是 2.5D，NVIDIA 的 Quantum-X Photonics 是 3D，實測能效都還在 5–7 pJ/bit——距離論文設定的 sub-pJ/bit 目標，還隔著整整一個數量級，以及三道牆。

所以如果只帶走一句話：CPO 的競賽已經不在「光學做不做得出來」，而在「封裝能不能量產到那一級」。 Figure 3h 那三張雷達圖說得最白——2D、2.5D、3D、單片不會互相取代，它們會長期並存，各自服務不同的成本與效能區間。真正該追蹤的不是誰先發表 CPO，而是誰先把 hybrid bonding 的良率做到能出貨，因為那才是 pJ/bit 曲線上真正的相變點。

至於那兩張還沒被主流定價的長期票——micro-LED 的免 SerDes 架構、以及光子 interposer 的記憶體解耦——它們現在看起來很遠，但這篇 review 用 Figure 4 的六張圖告訴你：寫 outlook 的人已經把賭注押在那裡了。

參考資料

Kim, B., Choi, S. H., Zograf, G., Yoo, Y. J., Baek, Y., Kim, S., Kim, J., Kim, J., Chae, S. H., Kim, H., Hong, S. & Lee, K. Co-packaged optics for high-performance computing and artificial intelligence. Nature Electronics 9, 853–867 (2026). DOI: 10.1038/s41928-026-01681-6（Review article，2025 年 11 月 18 日收稿、2026 年 7 月 8 日接受、2026 年 8 月 19 日線上發表）
作者單位：University of Virginia、Yonsei University、University of Illinois Urbana-Champaign、Nanyang Technological University Singapore、MIT Research Laboratory of Electronics、SK hynix Inc.（AI Infra Optimization Team）
本文引用之元件與平台數據，均出自該論文之 Figure 1–4、Table 1（第 859 頁）與 Table 2（第 862 頁）；Table 2 中 Broadcom Bailly（Tomahawk 5，2024 年 3 月）與 Davisson（Tomahawk 6，2025 年 10 月）為公司產品發表資料，其餘平台數據依論文原表所附參考文獻編號。
圖片版權說明：論文 Figure 3e 之面板分別依 CC BY 4.0 與 CC BY NC ND 授權重製；Figure 3f、3g 之面板經 IEEE 與 Springer Nature 許可改作。轉載使用時請依原始授權標註。