2026 OCP APAC Summit | ASE | Nicole Tien | 打開封裝之後：CPO 卡住的不是光，是那個沒人想談的測試

4天前
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ASE 在這場 keynote 給出一份很乾淨的三段跳能效帳：可插拔光模組停在 1.6 Tbps、10 pJ/bit；共同封裝光學（Co-Packaged Optics，CPO）拉到 12.8 Tbps、約 5 pJ/bit；再往上把光引擎做 3D 堆疊、把距離縮到最短，才有機會壓進 3 pJ/bit 以下。
封裝已經被撐到 120 × 120 mm，光是高頻寬記憶體要的封裝面積，十年之內就漲到 7.5 倍。CPO 不是「在封裝裡多塞一顆光引擎」，是整張封裝地圖重畫。
這場最有價值的一句話不是規格，是抱怨：Nicole Tien 直說，整場活動幾乎沒有人在談 Known Good Optical Engine（KGOE）測試。CPO 從 demo 走到量產，卡住的不是光學設計，是良率與測試。

1. 一家 OSAT 跑來 OCP，講的不是產能是話語權

OCP 的舞台向來屬於系統廠與晶片商。Broadcom 講乙太網、NVIDIA 講 AI factory、Arista 講可插拔還能撐多久——輪到一家封測廠上台，題目卻叫「Inside the Package」，本身就是訊號。

ASE 這幾年在 OCP 的出場密度明顯提高，同一場 Summit 裡 CP Hung 也講了一場整合路線圖（我們在 AI 硬體的下一個戰場不在製程，在封裝：拆解 ASE CP Hung 的「整合三部曲」拆過）。Nicole Tien 這場則是把鏡頭推到更近的距離：不談趨勢、談封裝體內部到底發生什麼事。

她開場的框架是 AI 的四層 scaling——scale-in（XPU/ASIC 內部）、scale-up（機櫃內互連）、scale-out（叢集）、scale-across（跨資料中心）。這個分層現在幾乎是業界共同語言，但她拉出來的結論很 OSAT：每一層往上走，最後都會回到「這顆封裝做不做得出來」。

2. 三條軸線同時撞牆

她用一張三軸圖說明現在的困境：晶片、封裝、系統。

晶片軸：從 180 奈米一路走到 2 奈米，摩爾定律那條線已經追不上 AI 的胃口。接手的是 chiplet 與異質整合。
封裝軸：從十年前智慧手錶的 fan-out SiP（單一封裝內超過一千顆元件、主動 IC 加上 GPU 與記憶體，像複雜的樂高）開始，累積到今天的 2.5D／3D 整合。
系統軸：電源先跟上（VRM 進封裝、power SiP、背面供電），接著才輪到 PIC 與交換晶片——也就是矽光子 CPO。

這裡有個容易被忽略的排序：光是最後才進封裝的那一個。電源、記憶體、chiplet 都已經在封裝裡打過一輪仗，光引擎是最新、也是最脆弱的房客。她說得直白：optical engines are very fragile。

四年之內，各項需求都要成長超過四倍；CPO 市場本身的預估也是四倍。而目前的封裝解法，尺寸已經來到 120 × 120 mm。這不是漸進式演化，是尺寸與複雜度同時失速。

3. 從 1.6T 到 32T：三段跳的能效帳

這場最實用的一頁，是三種架構的直接對照：

可插拔光模組（conventional pluggable）：1.6 Tbps／10 pJ/bit
CPO（光學搬到晶片旁邊）：12.8 Tbps／約 5 pJ/bit
3D die-to-die 堆疊加光學：32 Tbps 以上（官方 abstract 數字）／目標 3 pJ/bit 以下

Nicole Tien 用樂高解釋這個遞進：與其把東西攤平擺開，不如往上疊，距離縮短就是頻寬與能效。這句話本身不新鮮，值錢的是她把三段的數字並排放在一起——從 10 pJ/bit 到 3 pJ/bit，是三倍以上的能效差距，而且每一段都要付出封裝複雜度的代價。

這也回答了一個常見的質疑：CPO 到底是不是必要的？從 ASE 的帳來看，可插拔的天花板就是 1.6T／10 pJ/bit，沒有第二種解法能同時把頻寬拉一個數量級、又把功耗砍掉一半。這條牆我們在可插拔光模組撞牆了嗎？看懂 CPO 之前，先看懂這道牆有完整推導。

還有一個數字值得單獨標記：2026–2027 年，高頻寬記憶體所需的封裝面積，已經是十年前的 7.5 倍。這意味著封裝內部的空間之爭不是 CPO 一家的事——光引擎要進來，是跟 HBM 搶同一塊地。

4. VIPack 工具箱：CPO 用的是「舊技術的新排列」

ASE 把 CPO 掛在 VIPack 平台底下，六大 pillar 從 fan-out PoP、fan-out SiP on package（車用雷達已量產超過十五年）、2.5D／3D IC，一路到 FOCoS bridge with interposer，最後才是 CPO。

她列出的關鍵工具箱規格是這場少數的硬數字：

多晶粒整合，die-to-die 間距 50 微米
雙面 RDL，可含被動元件；AI 專案目前可做到額外 6P6M 的 RDL 層
層間銅柱高 150 微米、pitch 120 微米
TSV 整合搭配應力緩解 via（stress-mitigated via）
超低損耗互連與混合鍵合（hybrid bonding）

這串規格的重點不是每一項有多先進，而是它們全部都是既有的、驗證過的技術。 ASE 的論述是：CPO 不需要發明一套全新製程，而是把成熟封裝技術重新排列組合。這對 OSAT 是最好的敘事——因為它把「誰能做 CPO」的答案，從「誰的光學設計最強」拉回「誰的封裝製程資料庫最厚」。

這個位移我們在 CPO 生態系正在重新洗牌：晶圓廠與 OSAT 從配角變主角談過。ASE 這場等於是站在台上，把那個論點自己講了一遍。

5. 真正的關卡：光纖、翹曲，還有那個沒人想談的測試

後半場她把 CPO 的量產障礙攤開，四個字可以概括：脆弱、難測。

光纖連接。可拆卸（detachable）與不可拆卸兩條路仍在打，她的觀察是「目前業界仍偏好可拆卸方案」。耦合方式上，edge coupler、grating coupler、主動對準與被動對準都還在桌上，而 ASE 傾向的是 top-side 耦合 + wafer-level 封裝組裝與測試。理由不難懂：能在晶圓級做完的事，就不要留到封裝級。這一關的競爭態勢，光纖對晶片：CPO 裡最不性感、卻卡住所有人的那一步有更完整的廠商盤點。

翹曲控制（warpage）。封裝越大越薄、材料 CTE 差異越大，翹曲就越致命。她給的解法是製程層級的：mass reflow 或熱壓鍵合（thermal compression bonding，TCB）——這是 TCB 在 CPO 語境下少見的明確表態。

測試，四段都要做：

EIC／PIC 的晶圓級測試——只有已知良品才能上封裝
chip-on-wafer 測試——晶粒貼上母晶圓之後要再測一次
光引擎單體測試——三個元件整合前的最後一道
雙面測試（double-sided test）

然後她說了全場最誠實的一句話：Known Good Optical Engine 的測試，在這場活動裡幾乎沒有人在談。

這句話值得放大。CPO 的經濟學本質是良率問題：一顆 120 × 120 mm 的封裝上放了 XPU、HBM、光引擎，任何一個元件在最後一道測試才被發現是壞的，賠掉的是整顆封裝。可插拔光模組壞了換一根就好，CPO 壞了要換的是整台交換機的心臟。所以 KGOE 不是測試工程師的細節，它決定 CPO 的單位成本能不能收斂。 而目前，整個生態系對這件事的討論密度，明顯低於它的重要性。

6. 她的 call to action，其實是在說「生態系還沒好」

結尾 Nicole Tien 沒有講 ASE 的產能或客戶，而是丟了一個四象限的呼籲：應力與模擬、效能、功耗、測試方案，這四件事需要生態系的關鍵玩家一起進來解。她的原話直接得罕見：the ecosystem actually is not ready。

一家封測龍頭在 OCP 舞台上說生態系還沒準備好，通常有兩種讀法。樂觀版：這是在招手，找 EDA、材料、設備、測試機台夥伴一起把標準做出來。務實版：這是在管理客戶期待——CPO 的量產時間表，還沒有辦法簽下去。

我傾向後者，但這不是壞消息。真正危險的訊號是所有人都說準備好了、然後在良率上默默失血。ASE 選擇在測試這一環公開示警，代表它已經摸到了那堵牆的位置。

7. 對台灣供應鏈的意義

這場對台灣鏈的訊號其實很集中：

測試與量測是最被低估的那一段。 四段測試裡，光引擎單體測試與雙面測試目前都沒有成熟標準方案。做光學量測、探針卡、對準治具、老化測試的廠商，接下來兩年會有一段結構性需求——這不是「AI 概念」的沾光，是製程流程裡實打實多出來的工序。

FAU 與耦合方案的窗口還開著。 ASE 明說業界目前仍偏好可拆卸光纖、且傾向 top-side 耦合搭配晶圓級組裝。台廠在光纖陣列單元（FAU）與耦合結構上有實績的公司，還在被評估名單裡，路線沒有被鎖死。

封裝材料與翹曲控制是隱形賽道。 提到 mass reflow 與 TCB，意味著封裝載板、底填膠、應力緩解結構這些「不性感」的材料環節，會被重新定價。

但也要冷靜看反面。 ASE 給的 12.8 Tbps / 5 pJ/bit 是平台能力，不等於明年有量。這場全程沒有給任何量產時間表、沒有給客戶名稱、沒有給良率數字，最誠實的一句話還是「生態系還沒準備好」。把這場當成「CPO 要爆發了」的證據，會過度解讀；把它當成「CPO 的瓶頸清單已經從光學挪到測試」的證據，才準確。

8. 總結

如果只留一句：CPO 的技術辯論階段已經過去了，現在是良率辯論階段。

頻寬與能效的帳算得清清楚楚——1.6T／10 pJ/bit 到 12.8T／5 pJ/bit 再到 3 pJ/bit 以下，路線圖沒有爭議。工具箱也是現成的：50 微米 die-to-die、雙面 RDL、TSV、hybrid bonding，全都是量產過的技術。剩下唯一沒有答案的問題，是那顆光引擎在上封裝之前，你怎麼確定它是好的。

Known Good Die 這個概念在半導體業講了三十年。CPO 要做的，是把它重講一次——這次主角換成光。下一個值得追的訊號，不是誰宣布了幾 Tbps，而是誰第一個公開 KGOE 的測試良率。

本文僅供技術與產業趨勢分析，不構成任何投資建議。