2026 OCP APAC Summit | AI 硬體的下一個戰場不在製程，在封裝：拆解 ASE CP Hung 的「整合三部曲」

當所有人還在追問「下一個節點是 2 奈米還是 1.4 奈米」的時候，ASE 資深副總 CP Hung 在最近一場先進封裝主題演講裡，等於把問題重寫了一遍：AI 系統能不能落地，早就不是單靠矽（silicon）決定，而是看你能不能把運算、記憶體、光、電整合起來、還能量產。這句話從一家封測大廠（OSAT）嘴裡講出來，份量不一樣——因為接下這個難題的，正是他們。

CP Hung 把先進封裝拆成「電、光、電源」三部曲。第一部，2.5D 走到 fan-out、再走向面板級，把互連密度和產出一次拉高；第二部，把光引擎從機箱邊緣搬到運算晶片旁邊，也就是 CPO；第三部，是最被忽略、卻最有槓桿的電源效率。三件事的共同答案只有一個字：整合。而整合這件事，恰好是台灣封測與供應鏈最擅長、也最該卡位的位置。

1. 為何是現在：需求不是成長，是「翻倍再翻倍」

CP Hung 開場丟了一個數字：他去年還在談半導體產值有機會上看 1 兆美元，如今上修到今年就有機會摸到 1.3 兆美元。驅動力只有一個——AI。這不是溫和的景氣循環，而是把整條供應鏈的需求曲線整個往上搬。

真正的重點在後面。他說先進封裝要對付的每一項需求——效能、記憶體頻寬、面積、功耗——沒有一個是溫和成長，全部至少兩倍起跳、往上看到十倍。這句話值得停一下：當需求是「翻倍再翻倍」，你就不可能靠既有製程線性追上，一定要換整合方式。這正是封裝從幕後走到台前的根本原因。

我們在 CPO 拆解 2/6：光子封裝的典範轉移 一文談過同一個轉折——當電晶體微縮的紅利吃完，戰場自然往封裝移動。CP Hung 這場演講，可以看成把這個轉折從光子一路擴張到「電、光、電源」全都要整合的完整版本。

2. 第一部：從 2.5D 到面板級，密度和產出一起解

第一部講的是老本行——電連結。故事線很清楚：2.5D（也就是大家熟悉的 CoWoS 那類架構）把處理器、記憶體、I/O 全部擺在一片矽中介層（silicon interposer）上，好處是密度高，代價是那片矽又貴又難放大。於是 fan-out 登場，用重佈線（RDL）取代昂貴的矽中介層；ASE 這條線叫 FOCoS（Fan-Out Chip on Substrate）。

再往下是 FOCoS-Bridge：不做整片矽中介層，改成只在需要高密度互連的地方埋一小塊矽橋（silicon bridge），其餘用 RDL 銅層處理，兼顧密度與成本。CP Hung 給的對比很銳利：傳統覆晶封裝（FCBGA）線距大約 15/15 微米，而 FOCoS 這條路的互連密度是它的約 50 倍，FOCoS-Bridge 又更高。細線基板則做到 3 層、6 層、甚至 12 層堆疊，線距壓到個位數微米等級。

但整場最有想像空間的，是面板級（panel-level）。他點出痛點：現在 2.5D 走的是 12 吋晶圓，一片切下來、扣掉光罩尺寸限制，實際能用的模組只有個位數顆；改用方形面板，同樣的設計可以多切出好幾倍。這不是實驗室構想——ASE 今年在 ECTC 已經發表用 600mm 面板 interposer、搭配 300mm 面板組裝的方案，我們在 ASE 的 600mm 面板 interposer 拆解 有完整解讀。當 CoWoS 產能被講成卡住整個 AI 供應鏈的瓶頸時，「面板級把產出乘上數倍」就不只是技術題，而是產能戰略題。

3. 第二部：把光搬到運算旁邊，才叫 CPO

第二部是光。CP Hung 的框架很直觀：傳統可插拔光模組（pluggable）只能插在機箱邊緣，訊號要從處理器一路走電、走到邊緣才轉光，這段路又耗電又限制頻寬。CPO（Co-Packaged Optics，共同封裝光學）的本質，就是把光引擎從邊緣搬到緊貼處理器的位置，讓「電轉光」發生在最短距離內。

他點出的落地路徑有兩條值得記住：一是用 POP（Package-on-Package）把既有的光子晶片（PIC）疊上來，二是進一步把 3D 堆疊帶進 PIC，做成真正的 3D 光電整合。而卡關的地方也講得很白——不是做不出來，是怎麼在整合後還能測試、還能維持效能與良率。這跟業界共識一致：CPO 的難點從來不在「光能不能跑」，而在「封裝、測試、可維修性」這些不性感卻致命的工程細節。

值得注意的是說這話的角色。過去光引擎整合是光模組廠與晶圓廠的事，如今 OSAT 直接把 CPO 講成自家封裝路線圖的一部分。這條「晶圓廠與 OSAT 從配角變主角」的變化，我們在 CPO 拆解 5/6：生態系正在重新洗牌 拆得更細。

4. 第三部：電源效率，被低估的那道槓桿

第三部最容易被跳過，卻是 CP Hung 花不少篇幅講的——電源。他的邏輯是純算術：從電網送到晶片的供電鏈，光是損耗起跳就有約一成；在動輒上百萬瓦的 AI 資料中心規模下，哪怕只省 0.5%，換算成電費和散熱都是可觀數字。

解法同樣是整合，而且是往封裝裡塞。他列了幾個方向：把 SMD 被動元件與多層基板整合、把電源 IC 與電感直接埋進基板、用晶圓級 RDL 做雙面更小尺寸的高壓供電，讓供電路徑更短、損耗更低。往外看，還有封裝外的中高壓電源模組（他提到 800V 級的模組選項）。一句話：供電正在從主機板往封裝內部遷移，這是一個全新的料件與設計戰場。

散熱是這一切的隱藏成本。當運算、光、電源全部往同一顆封裝裡塞，熱應力（thermal stress）會變成整合的天花板——imec 用整整 18 張圖量化過 2.5D／3D CPO 的熱代價，我們在 imec 拆解 CPO 熱代價 有專文。愈整合，愈難散熱，這是三部曲背後那條沒被說滿、卻無法迴避的物理限制。

5. 反面論點：整合講得漂亮，量產是另一回事

要冷靜的地方在這裡。CP Hung 自己在結尾也承認：把電、光、電源整合進同一套系統，難點不在單項技術，而在整體設計 + 良率 + 熱應力要同時成立。這句誠實話反過來就是風險清單。

面板級封裝要面對翹曲（warpage）、良率與設備世代整套換血；CPO 要跨過光耦合、測試與可維修性；埋入式電源要處理熱與可靠度。任何一環卡住，「整合」就會從賣點變成成本。而且這條路 ASE 不是獨走——台積電的 CoWoS／SoIC、Amkor 的先進封裝都在搶同一塊地，我們在 Amkor 2026 Q2 法說 看到同業把 CPO 與先進封裝並列成長引擎。所以真正的變數不是「方向對不對」——方向已經沒有懸念——而是誰能先把良率與產能同時做出來。

總結

CP Hung 這場演講的價值，不在任何單一技術新聞，而在他把 AI 硬體的競爭門檻重新定義了一次：從「誰的製程更先進」，變成「誰能把運算、光、電整合起來還能量產」。三部曲——面板級封裝解產出、CPO 解頻寬與能耗、埋入式電源解效率——共同指向同一個結論：先進封裝已經是系統級的勝負手，不再是製程的下游收尾。

對台灣供應鏈，這是一個難得的正面訊號。這條路的主戰場——封測、基板、載板、被動元件、光耦合、散熱、測試設備——幾乎每一格都有台廠站在裡面，而 ASE 直接把自己放在整合者的位置。當戰場從「微縮」移到「整合」，台灣手上的牌反而更好。但別把訊號讀成無腦樂觀：面板級、CPO、埋入式電源沒有一項是明年就滿地量產的東西，真正該追蹤的，是良率數字、面板組裝的實際導入時程，以及誰先把 CPO 送進客戶的機櫃。方向已定，接下來比的是執行力與時間。

本文僅供技術與產業趨勢分析，不構成任何投資建議。