技術文章分析 | 當 XPU 的熱直接壓在光子晶片上：imec 用 18 張圖量化 2.5D／3D CPO 的熱代價
- 7月16日
- 讀畢需時 15 分鐘
當光引擎被搬到跟 GPU 同一片 interposer、甚至直接疊在 GPU 底下，省下來的是電互連的功耗與延遲，換來的卻是一個殘酷的物理事實：溫度敏感的環形／碟形調變器，從此住在 XPU 的排熱煙囪正下方。 imec 這篇論文做的，就是把這個「熱代價」用 CFD 加有限元素模擬，一個數字一個數字地量出來。
imec（Coenen 等人）發表於 IEEE TCPMT 的熱建模研究，把兩種共封裝光學（Co-Packaged Optics，CPO）架構——2.5D（OIO2.5D，光引擎與 XPU 並排在同一 interposer）與 3D（OIO3D，XPU 直接混合鍵合疊在光子晶片上）——的熱行為做了完整基準測試。
冷卻端用 Si 微流道（µchannel）液冷，萃取出對流熱傳係數（HTC）約 7×10⁴ W/m²-K；以此為邊界條件，算出系統「熱牆」高度落在 819–1441 W/XPU，而且對 XPU 功率地圖極度敏感（CPU 型比 GPU 型低約 300 W，均勻功率比 CPU 型高一倍）。
真正的重點在後半段：從 2.5D 走到 3D，XPU 打到光子晶片的熱串擾振幅從 8 K 暴增到 60 K，空間梯度從 0.9 K/mm 拉到 12 K/mm（13 倍），時間梯度從 0.03 K/ms 拉到 1.78 K/ms（60 倍）。
這三個數字直接決定了環形調變器熱調諧（thermal tuning）的預熱功耗、控制器追蹤速度、以及溫度感測器能不能共用。3D 整合在電性上是贏家，在熱管理上卻是這篇論文標定的輸家。
1. 論文背景：誰做的、為什麼值得讀
這篇《Benchmarking the Thermal Impact of 2.5D/3D Co-Packaged Optics on Si Photonic Devices》由 imec 的 David Coenen、Herman Oprins、Yoojin Ban、Joris Van Campenhout 共同發表，已被 IEEE Transactions on Components, Packaging and Manufacturing Technology（TCPMT）接受（DOI: 10.1109/TCPMT.2026.3705221）。
imec 的「Optical I/O」產業聯盟計畫是全球矽光子熱／封裝研究的重鎮，這個團隊過去幾年在碟形調變器（disk modulator）熱行為、混合鍵合熱阻、環形調變器動態緊湊模型上累積了一整串論文（本文引用列表裡光是 Coenen 自己就掛名七、八篇）。所以這不是一篇孤立的模擬練習，而是一套成熟熱模型的最新集大成。
值得讀的原因很直接：產業一路喊著要把光「搬進晶片肚子裡」（scale-up 架構、SiPh interposer、3D 疊合），但幾乎所有討論都聚焦在頻寬、能效、pJ/bit。這篇是少數把「3D 到底讓光子晶片熱多少」用可量化數字釘死的研究。
2. 核心問題：一句話
當 XPU 的功率密度衝到約 1 W/mm²、必須靠晶圓級液冷才壓得住，這股熱會怎麼傳到溫度敏感的矽光子調變器上，2.5D 和 3D 又差多少？
3. 兩種封裝的解剖圖：架構與基準地圖（Figure 1–2）
這張圖展示了兩種封裝的橫切面。OIO2.5D 是把 SiPho 引擎（PIC 晶片 + 上面混合鍵合一顆 EIC 驅動晶片）跟 XPU 並排放在同一片 Si interposer 上；OIO3D 則是把 XPU 直接混合鍵合在主動式 PIC（active PIC，aPIC）與 EIC 疊層上，再整包鍵合到一片被動式 PIC（passive PIC，pPIC）interposer，用 pPIC 裡的 SiN 波導把眾多 XPU tile 光學互連起來。關鍵差別一眼看穿：2.5D 的光子晶片在 XPU「旁邊」，3D 的光子晶片在 XPU「正下方」。
這張圖展示了產業界已經出現的晶圓級運算系統，把它們的總功耗與可用冷卻面積畫在同一張座標上，點名了 IBM、Cerebras（WSE-3）、Lightmatter（Passage）、Tesla（Dojo）四個實例。論文用這張圖標定「熱牆」的概念：這些系統終將撞上一道牆，屆時效能會被可靠運作的最高接面溫度卡死。imec 的設定是——一片 pPIC interposer 填滿 56 顆光學互連的 XPU tile、每顆 700 W，得到約 1 W/mm² 的平均功率密度，與文獻報導一致；把功率往上推到熱牆時可達 1.45 W/mm²。這張圖的意義在於：它把學術模型錨定在真實產品的功率／面積座標裡，不是憑空假設。
4. 模型怎麼搭：有限元素網格與多尺度細化（Figure 3–4）
這張圖展示了 OIO2.5D 封裝的有限元素（FE）模型，包含 XPU、PIC、EIC 疊在 interposer 基板上，以及 (b)(c) 兩張逐步在「感興趣區域」細化的網格。難點在於要同時橋接元件尺度（µm 級的碟形調變器）與封裝尺度（cm 級的 interposer），所以需要多層網格細化。論文利用封裝的對稱性把模擬域縮小——OIO2.5D 只放一個 SiPho 引擎、PIC 裡只放一顆碟形調變器；interposer 底部設 0.1 K/W 的熱阻代表往封裝基板的散熱，讓絕大多數熱從頂部冷卻器帶走。PIC 晶片 5×5 mm²、EIC 晶片 1.5×2 mm²。
這張圖展示了 OIO3D 的 FE 模型與其 1/4 對稱切片的網格細節。3D 這邊用跨晶圓的四分之一對稱，每個 tile 為 25×25 mm²。這兩張模型圖本身資訊性偏工程細節，重點是傳達一件事：imec 用對稱化 + 多尺度網格，把一個橫跨四個數量級的熱傳問題壓進可計算的規模，熱模擬用 MSC Marc、流場用 Ansys Fluent。 這是後面所有數字可信度的地基。
5. 被低估的熱阻源頭：混合鍵合介面（Figure 5）
這張圖展示了混合鍵合（hybrid bonding）介面的建模方法：(a) 是介面的單位晶胞（unit cell），只顯示 Cu 部分、隱藏介電質以利觀察；(b) 是 1/4 對稱切片；(c) 是底部施加熱通量 q 後的溫度雲圖；(d) 則是碟形調變器模型，標出三種不同的鍵合區。因為結構以 10 µm pitch 週期排列，可以從單位晶胞萃取等效熱阻 R = t/λ = ∆T/q，再換算成等效熱導率，大幅簡化整體模型。
這裡藏著一個容易被忽略的設計變數。 Table I 給出三種鍵合區的等效熱阻：有 via 的主動區 0.48、無 via 的 dummy 區 0.94、純介電質的 no-fill 區 1.85 mm²-K/W——同樣一層鍵合介面，有沒有銅、有沒有 via，熱阻差到近 4 倍。 由於元件 pitch 只有 100 µm、鍵合 pad pitch 只有 10 µm，論文只把直接連到碟形調變器的鍵合 pad 精確建模，其餘用等效熱導率代替。這說明在 3D 疊層裡，鍵合層的金屬填充率本身就是一條熱設計槓桿。
6. 熱從哪來：CPU 與 GPU 兩種功率地圖（Figure 6）
這張圖展示了兩種模擬用的 XPU 功率地圖，總功率同為約 700 W：(a) 是多核 CPU mock-up，36 核、局部功率密度高達 3 W/mm²；(b) 是 GPU mock-up，功率分布較均勻、最高功率密度較低約 1.8 W/mm²。除了 XPU，aPIC 與 EIC 的功耗取決於 link energy（pJ/bit）與總位元率，論文取 EIC 0.426 W/mm²、aPIC 0.113 W/mm²。
這張看似樸素的圖，其實是全篇後半段所有結論的因。 CPU 的「小核高密度」與 GPU 的「大核低密度」，直接決定了熱牆高度與熱串擾的空間分布——後面會看到光子晶片的溫度幾乎是 XPU 功率地圖的「拓印」。
7. 冷卻端的物理：Si 微流道液冷（Figure 7–8）
這張圖展示了 Si 微流道冷卻器的概念：每個 XPU tile 中央有一道冷卻液入口狹縫（inlet slit），流體在此一分為二、往兩側平行流動，再於邊緣的出口狹縫（outlet slit）匯集。這種流動配置會在 XPU 上製造一道沿程（caloric）熱梯度——冷卻液一路吸熱升溫，所以入口端冷、出口端熱。這個設計靈感來自 IBM 的晶圓級微流道工作。
這張圖展示了微流道的幾何與模型簡化：(a) 流道是 Si 鰭片（fin）之間的負空間，鰭片能增加熱傳面積、促進流體混合（多在層流區）、打斷邊界層堆積；(b) 兩個被掃描的幾何參數——鰭片側間隙（side gap）與頂間隙（top gap）；(c) 用對稱面與週期邊界進一步縮小模型；(d) 網格，單條 14 mm 長微流道就有 80 萬個元素。論文假設 XPU 的 Si 基板與 Si 微流道冷卻器之間有極低的熱接觸阻（0.2…2 mm²-K/W），對應到帶氧化層的晶圓對晶圓鍵合。
8. 冷卻性能的量化：HTC 怎麼萃取、trade-off 在哪（Figure 9–11）
這張圖展示了 HTC（convective heat transfer coefficient）的萃取方法。(a) 畫出冷卻器底壁溫度（紅）與流道中央平面的流體溫度（黑），流體溫度取中間水平面；流體溫度的散布代表從中心流線到近壁流線的內部梯度。用底壁與流體中心溫度沿程平均的 ∆T，以 HTC = q/∆T 算出係數。(b) 是底面與中央面的溫度雲圖。這一步是整套冷卻模型的關鍵——把複雜的三維共軛熱傳，濃縮成一個可以當邊界條件用的 HTC 數字。
這張圖展示了 CFD 的靜壓場與溫度場：(a) 靜壓場、(b) 側間隙 240 µm 的溫度場、(c) 側間隙 0 µm 的溫度場。對照 (b)(c) 可以直觀看到間隙如何改變熱與流的分布。
這張圖展示了多種微流道設計的 CFD 結果，每種設計都在入口流速 1.5–3.5 m/s 間掃描：(a) HTC vs 壓降、(b) 總溫降（對流 + 沿程）vs 泵功率、(c) 正規化冷卻器熱阻。核心是一條清楚的 trade-off 曲線：沒有頂／側間隙的流道 HTC 最高，但代價是極高的流阻。 論文取一個保守值 HTC = 7×10⁴ W/m²-K 作為後續模擬的參考。從 (b) 得到結論：在 1 W/mm² 的輸入功率密度下，冷卻器裡 ∆T ≈ 20 K 是個好的目標值，其中對流與沿程熱阻各約占一半。
9. 封裝溫度場全貌與熱牆（Figure 12–14）
這張圖展示了 OIO2.5D (a) 與 OIO3D (b) 的封裝橫切面溫度雲圖（相對於冷卻液入口溫度），插圖是帶局部基板底切（substrate undercut，UCUT）的碟形調變器。EIC 疊在 PIC 上會影響 SiPho 元件的熱行為——最明顯的是加熱器效率因為熱在 EIC 裡垂直擴散而下降。這張圖第一次把「2.5D 的光子晶片相對涼、3D 的光子晶片直接泡在 XPU 熱場裡」的差異視覺化。
這張圖展示了 OIO3D 的溫度雲圖（俯視）：(a) 冷卻器、(b) 帶 56 顆 XPU 的整片晶圓、(c) CPU、(d) GPU。關鍵觀察是——整片晶圓上所有 XPU 的溫度場幾乎完全一致。 這是因為頂部液冷太有效，熱幾乎全從頂面帶走、水平擴散極少，所以每顆 XPU 各自獨立、彼此之間沒有明顯的橫向熱耦合。這一點對後面「熱串擾與 XPU 數量無關」的結論很重要。
這張圖展示了「熱牆」的量化：(a) 系統最高溫 vs XPU 功率，用外推法定出讓最高接面溫度達 100°C 的功率即為熱牆（實線 OIO3D、虛線 OIO2.5D、三種功率地圖）；(b) OIO3D 冷卻液升溫 vs 總流量。Table II 給出完整數字：
功率地圖: 均勻功率；OIO2.5D 熱牆: 2285 W；OIO3D 熱牆: 1812 W
功率地圖: GPU；OIO2.5D 熱牆: 1441 W；OIO3D 熱牆: 1152 W
功率地圖: CPU；OIO2.5D 熱牆: 1028 W；OIO3D 熱牆: 819 W
三個結論很硬： 第一，熱牆對功率地圖極度敏感，均勻功率的熱牆是 CPU 型的兩倍。第二，GPU 型比 CPU 型高約 300 W，因為 GPU 核心大、平均功率密度低。第三，OIO2.5D 的熱牆比 OIO3D 高約 200–300 W——因為 EIC + aPIC 那一份 I/O 功耗，在 3D 裡是疊在 XPU 底下一起算的；把 I/O 功率移出晶片（off-chip）反而墊高了 XPU 的熱牆，這是 2.5D 的一個實質優勢。 冷卻液流量方面呈現「每 1 kW 的 XPU 功率約需 1 LPM」的經驗法則（700 W/XPU 要 74 LPM 壓到 <10 K 沿程 ∆T，1152 W 要 110 LPM）。
10. 全篇的重頭戲：XPU→PIC 熱串擾的空間特性（Figure 15–17）
這張圖展示了 OIO2.5D 的溫度剖面：(a) interposer 基板、(b) PIC 內部。有兩個結論：其一，只有 PIC 或只有 EIC 通電時，溫度剖面在 XPU 下方降到零——證明從光引擎往 XPU 的熱耦合可忽略，也佐證了模型只放一個光引擎是合理的。 其二，放大進 PIC 內部，會在帶主動加熱器的碟形調變器位置看到局部溫度峰。XPU 打到 PIC 的平均熱串擾是 11 K，但在 SiPho 元件處因為局部 UCUT 降到 8 K——UCUT 本來是用來擋熱流進 Si 基板、提升加熱器效率的，這裡剛好也部分擋住了從基板反方向來的熱。
這張圖展示了 OIO3D 的溫度剖面，CPU (a) 與 GPU (b) 兩種功率地圖，剖面橫跨 XPU 與 PIC 兩層。關鍵發現：PIC 的溫度緊緊跟隨 XPU 的溫度剖面，因為 3D 疊層裡兩層之間的垂直熱耦合極強。這意味著 XPU 功率地圖的任何變化，都會被「拓印」到 PIC 上變成強烈的熱梯度。CPU 因核心功率密度高，峰值核心溫度比 GPU 高；GPU 情況下 PIC 溫度甚至全程高於 GPU 溫度，因為 PIC 位在 XPU 下方、熱幾乎全從頂面帶走。
這張圖展示了 PIC 層在 OIO2.5D (a) 與 OIO3D (b) 的溫度雲圖，並用來計算 XPU 串擾造成的最大空間溫度梯度。結果整理在 Table III：
指標: 串擾振幅 ∆T；OIO2.5D: 8 K；OIO3D: 60 K
指標: 空間梯度 ∇T_space；OIO2.5D: 0.9 K/mm；OIO3D: 12 K/mm
指標: 時間梯度 ∇T_time；OIO2.5D: 0.03 K/ms；OIO3D: 1.78 K/ms
空間梯度在 3D 比 2.5D 高 13 倍，串擾振幅從 8 K 惡化到 60 K——這是 PIC 與 XPU 做 3D 整合要付的罰單。 而且因為 XPU 之間橫向熱耦合可忽略，這些梯度與 OIO3D 裡有幾顆 XPU 同時通電無關。
11. 時間維度：啟動瞬態與 60 倍的時間梯度（Figure 18）
這張圖展示了系統啟動（熱階躍響應）的瞬態模擬：(a) 各層分別通電時 PIC 的正規化溫度響應、(b) 完整啟動時 PIC 的絕對 ∆T（OIO2.5D vs OIO3D）。三個時間常數橫跨極廣的尺度：元件層最快，時間常數 21 µs；接著是 EIC 串擾 13 ms；最後是 XPU 串擾——OIO3D 為 29 ms，OIO2.5D 為 295 ms。 PIC 與 EIC 的響應幾乎不受封裝架構影響，但 XPU 串擾在 2.5D 慢了約 10 倍。
振幅小 + 反應慢，兩者相乘，讓 OIO2.5D 的時間溫度梯度整整小了 60 倍。 這是 3D 的一大劣勢：1.78 K/ms 的強梯度必須靠環形熱調諧即時補償，梯度放大 60 倍等於把控制器設計的難度直接拉滿。論文也提了一條出路——用 GeSi 電吸收調變器（electroabsorption modulator）取代環形／碟形調變器，因為它對溫度變化的容忍度高得多。
12. 技術亮點：把「熱代價」翻譯成電路設計語言
這篇最漂亮的一步，是把抽象的溫度數字，直接換算成光子與電路設計者聽得懂的規格：
絕對熱串擾 → 預熱功耗。 若要環形調變器在 XPU 功率 0–100% 全範圍內都維持波長鎖定，8 K 與 60 K 的預熱需求差距，對碟形調變器約是 0.6 mW 對 5 mW，換算成 28 Gbps link 就是 0.02 pJ/bit 對 0.17 pJ/bit。3D 的熱串擾直接吃掉一大塊能效預算。
時間梯度 → 控制器最低追蹤速度。 0.03 K/ms（2.5D）對 1.78 K/ms（3D）決定了溫度控制器的最低反應時間，60 倍差距對控制環路是硬約束。
空間梯度 → 溫度感測器能不能共用。 假設允許溫度變異 0.15 K 才能維持波長鎖定，OIO3D 的元件只有在相距 12.5 µm 內才能共用一個溫度感測器，OIO2.5D 則放寬到 167 µm。這等於宣告 3D 幾乎必須逐一元件做個別熱調諧，感測與控制成本大幅上升。
13. 產業連結：這對 CPO 量產路線意味著什麼
先講清楚定位：這是模擬研究，不是量產數據，但它給的是「趨勢方向」而非絕對值，方法學夠扎實，方向可信。
放到產業脈絡，幾件事值得記下來：
第一，3D 不是免費午餐。 產業把 SiPh interposer、scale-up、把光送進晶片肚子講得像必然終局，但這篇把熱代價標得很清楚——3D 在電性延遲與功耗上贏，卻在熱串擾（8→60 K）、空間梯度（13 倍）、時間梯度（60 倍）上全面惡化。誰要走 3D，就得先把熱調諧、控制器、感測密度的帳算清楚。 這個「電性 vs 封裝」的取捨，我們在 [技術文章分析 | CPO 的勝負不在光，而在封裝——John Lau 講透 PIC/EIC 異質整合的所有打法] 有更完整的產業視角。
第二，2.5D 的價值被重新標價。 把 I/O 功率移出晶片墊高熱牆、熱串擾小 7 倍、時間梯度小 60 倍——2.5D 在熱管理上其實是更務實的過渡選項。這也呼應了 scale-up 何時真正到位的爭論，相關脈絡可參考 [3D 光子整合分水嶺：OpenLight CEO 拆五道收斂門檻，scale-up 才是 CPO 真正窗口]。
第三，冷卻與封裝是同一題。 HTC 7×10⁴ W/m²-K、每 kW 約 1 LPM、混合鍵合金屬填充率差 4 倍熱阻——這些都指向一件事：CPO 的熱設計不能等封裝定案後再補，得跟鍵合、微流道、interposer 一起共同設計。 這正是整個光通訊「半導體化」浪潮下，封裝與熱從幕後走到價值核心的縮影。
第四，調變器選型會被熱牽動。 論文明白建議 GeSi 電吸收調變器作為高溫容忍替代方案。若 3D 熱環境真的把環形／碟形調變器逼到控制成本失控，調變器技術路線可能因此轉向——這是值得長期追蹤的訊號。
14. 總結
這篇論文的價值，不在於它算出某個漂亮的新架構，而在於它誠實地把 3D CPO 的熱代價一個一個量到桌面上：串擾 8 K→60 K、空間梯度 13 倍、時間梯度 60 倍。 當整個產業的敘事都在往「把光疊進晶片」狂奔時，imec 這篇像是踩了一腳煞車——不是說 3D 不能做，而是說 3D 的光子晶片從此住在 XPU 的熱煙囪正下方，波長鎖定、控制器、感測密度的每一分成本都得重新計價。
一句話帶走：在 CPO 的世界裡，熱不再是散熱工程師一個人的問題，它已經是光子與電路設計者必須一起簽字的規格。 誰先把熱當成一等公民來共同設計，誰就先摸到 3D 光互連真正的量產窗口。
參考資料
David Coenen, Herman Oprins, Yoojin Ban, Joris Van Campenhout, 「Benchmarking the Thermal Impact of 2.5D/3D Co-Packaged Optics on Si Photonic Devices,」 IEEE Transactions on Components, Packaging and Manufacturing Technology (TCPMT), 2026. DOI: 10.1109/TCPMT.2026.3705221. (imec, Kapeldreef 75, Leuven, Belgium)
D. Coenen et al., 「Thermal Challenges for Disk Modulators in Optically-Connected System-on-Wafer,」 IEEE JSTQE, Vol. 32, No. 2, Dec. 2025.
D. Coenen et al., 「Thermal modeling of hybrid three-dimensional integrated, ring-based silicon photonic–electronic transceivers,」 J. of Optical Microsystems, Vol. 4, No. 1, 011004, Jan. 2024.
E. G. Colgan et al., 「Fabrication and Performance of 300-mm Wafer-Scale Silicon Microchannel Cooler,」 IEEE CPMT, Vol. 13, No. 4, April 2023.（微流道冷卻設計來源）
H. Oprins et al., 「3D Wafer-to-Wafer Bonding Thermal Resistance Comparison,」 ITherm, Orlando, July 2020.（混合鍵合熱阻方法）
相關閱讀
[技術文章分析 | CPO 的勝負不在光，而在封裝——John Lau 講透 PIC/EIC 異質整合的所有打法]（Wix 站內連結，上稿時補入）：把本文的熱代價放回 PIC/EIC 異質整合的封裝全局看
[3D 光子整合分水嶺：OpenLight CEO 拆五道收斂門檻，scale-up 才是 CPO 真正窗口]（Wix 站內連結，上稿時補入）：3D／scale-up 何時到位的產業判斷
[ECTC 2026 | imec | Wafer-to-Wafer Hybrid Bonding Technology with 200nm Interconnect Pitch]（Wix 站內連結，上稿時補入）：同一 imec 團隊在混合鍵合技術端的最新進展
（提醒：本文含 18 處【圖片】就地標註與數個表格，請上 publish 前進 Wix 後台補上對應論文 Figure 圖片；表格已扁平化為文字，可視需要在後台改回表格。）
留言