技術文章分析 | 用「扇出封裝」打 1.6T 光引擎：新加坡 A*STAR 的低成本 CPO 解法

24小时前
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CPO（Co-Packaged Optics，共封裝光學）吵了快十年，真正卡住量產的從來不是「光能不能跟電靠在一起」，而是「靠在一起之後，這包東西貴不貴、好不好做、能不能像做電子晶片一樣一片晶圓測完就出貨」。

這篇登上 Journal of Lightwave Technology 2025 年 2 月號、還被選為 Top-Scored Paper 的論文，給的答案很直接：別走貴的路。 不用 TSV、不用玻璃，改用電子封裝界已經跑了十幾年的成熟製程——FOWLP（Fan-Out Wafer Level Packaging，扇出晶圓級封裝）——把一顆 8 通道、單通道 200G、合計 1.6T 的矽光引擎做出來，而且 NRZ 與 PAM4 都跑通了。

CPO 真正的瓶頸不在「光電怎麼結合」，而在「結合後能不能便宜地量產」。

1. 論文背景：三家新加坡隊伍，一條主權級矽光供應鏈

這篇的作者橫跨三個單位，而且每一個都是新加坡 A*STAR（科技研究局）體系的關鍵節點：

Rain Tree Photonics：負責矽光引擎與系統驗證的 fabless 設計公司，通訊作者 Xin Li 在此。
IME A*STAR（微電子研究所）：負責 FOWLP 先進封裝製程開發。
Advanced Micro Foundry（AMF）：新加坡的矽光子晶圓代工廠，PIC（Photonic IC，光子晶片）的實際 fab。

把這三家放在一起看，重點就不只是一篇論文，而是新加坡正在用「設計 + 封裝 + 代工」一條龍，建一條不依賴美系大廠的矽光供應鏈。研究由 A*STAR 科學工程研究理事會資助（Grant I2001E0071）——這是國家隊的打法。

實際做出來的 1.6T 光引擎，footprint 僅 9.5 mm × 13 mm；(a) 為未貼 EIC 的 PIC，可見 8× PD 與 8× TWMZM 排列，(b) 為 flip-chip 貼上兩顆 EIC 後的成品。

2. 核心問題：CPO 封裝的「三條路」，為什麼選最不性感的那條

論文一開頭就把先進封裝的三條路線攤開比，這段是整篇的靈魂，也是 STT 讀者最該帶走的判斷：

TSV-based（矽穿孔）：整合密度最高、訊號路徑最短，但 TSV 製程複雜，低量時非常貴，不適合「高混料、低量」的矽光收發器。
Glass-based（玻璃基板）：性能漂亮，但製造成本高，且玻璃 interposer 塞不進 EIC/PIC 裸晶，整合密度受限。
FOWLP（扇出晶圓級封裝）：成熟、低成本、高良率，可像 TSV 一樣把裸晶埋進 interposer；過去主要用在手機等電子晶片，用在光引擎要解決的是光耦合不被污染的問題。

換句話說，TSV 太貴、玻璃塞不下，FOWLP 是「電子封裝界已經量產驗證、單位成本最低」的那條路。論文要證明的，就是這條便宜的路也能扛 200G/lane 的高速光訊號。

3. 關鍵圖表逐一解析

這張圖展示了 FOWLP 光引擎「無打線」的結構巧思

FOWLP 光引擎剖面示意。PIC 埋進 mold，EIC 用 micro-bump flip-chip 疊在 PIC 的 RF I/O 正上方，靠 TMV（Through Mold Via）串接上下兩層 RDL，底部用 C4 bump 封到基板。

整個設計的核心是消除打線（wire bond）。傳統做法用金線把 EIC 和 PIC 接起來，金線本身是寄生電感、是訊號殺手。這裡改成把 EIC 直接 flip-chip 疊在 PIC 的 RF I/O pad 正上方，路徑短到不能再短——對 driver 和 TIA（Transimpedance Amplifier，跨阻放大器）這種高速元件，這就是訊號完整度的本錢。

埋在中間的 TMV（Through Mold Via，穿模通孔） 是這個結構的脊椎：150 µm 雷射鑽孔、錐縮到底部約 60 µm、落在前層 RDL 銅上，把封裝上下兩面接通，同時撐住 200G/lane 的高速訊號。

這張圖展示了製程怎麼「不傷到光的眼睛」

FOWLP 完整製程流程，從 KGD 選片、壓縮成型、前層 RDL、背面減薄、TMV 雷射鑽孔、到 EIC flip-chip 與 C4 bump。

FOWLP 拿來做光引擎，最難的一關是：封裝的環氧樹脂（EMC）一旦碰到 PIC 的光耦合端面（SSC，Spot Size Converter，光斑尺寸轉換器），耦合效率就毀了。 論文的解法很土法煉鋼但有效——設計一個「矽 buffer 防波堤」結構，像水壩一樣擋住 EMC，不讓它流到 SSC。切割（dicing）時順手把 SSC 露出來做邊耦合。

結果：耦合損耗 < 2 dB/facet，而且不用 index-matching epoxy，跟裸晶測試結果幾乎一樣（Fig. 7）。等於證明了 FOWLP 封裝不會吃掉光的效能。

這張圖展示了它「能像矽晶圓一樣自動測」

晶圓級光學自動測試。利用 RDL 開窗露出 PIC 上的 vertical grating coupler，在晶圓級就能自動探測；9 顆 PIC × 4 種光子子電路 = 36 顆，35 顆通過（1 顆因顆粒污染）。

這點對量產比技術數字更重要。FOWLP 製程保留了 PIC 的垂直光柵耦合器，讓整片封裝晶圓可以像普通矽晶圓一樣放上自動 prober 高速測試——36 顆測 35 顆 OK。對 CPO 這種「高混料」應用，能不能 wafer-level 自動測，直接決定成本與良率能不能放量。

這張圖展示了 RF 損耗低到可以「直驅」

HFSS 模擬的 FOWLP 封在有機基板上的 S21/S11。含 2 mm 基板傳輸線 + TMV + RDL 的總 RF 損耗在 56 GHz 僅 1.1 dB，回波損耗 < −18 dB；單看 TMV 損耗 < 0.3 dB。

RF 損耗 1.1 dB（含基板走線）這個數字，是後面「direct-drive」能成立的關鍵——損耗夠低，ASIC 才能隔著基板和封裝直接驅動調制器，省掉中間的 retimer/DSP。

4. 技術亮點：LPO 友善，這才是真正的賣點

論文證明了兩種驅動情境：

FRDL probing（模擬 driver 共封）：112 Gbaud NRZ 眼圖全開，收端零等化；單通道 112G、合計 896G。
Direct-drive（模擬 ASIC 隔著基板直驅）：PAM4 只要 9-tap FFE 就達標 IEEE 802.3dj 200G/lane；NRZ 即使收端不等化，TDEC 也漂亮。

112 Gbaud PAM4（224 Gbps/λ）發射眼圖，9-tap FFE 即可達 TDECQ 2.44 dB，符合 802.3dj 200G/lane 標準。

這正是 LPO（Linear Pluggable Optics，線性可插拔光學） 最想要的特性——去掉 DSP、去掉 retimer，靠優異的訊號完整度直接線性傳輸，省功耗、降延遲。論文還點出一個 wire bond 做不到的優勢：FOWLP 內各段互連的阻抗都是「設計可調」的，下一版可以靠優化阻抗匹配把 direct-drive 的 FFE tap 數再壓下來。打線焊的阻抗是「焊出來才知道」，FOWLP 是「畫出來就決定」。

5. 產業連結：距離量產有多遠，誰會受益

製程成熟度：FOWLP 本身是手機晶片量產十幾年的技術，300 mm 產線、KGD 選片、C4 封裝全部現成。技術風險主要在「光耦合保護」與「光電混測」，而這篇已經把這兩關打通。
擴展性：論文明說可以靠「增加 PIC 通道數」或「在 FOWLP 內塞更多 PIC chiplet」往上堆，1.6T 不是天花板。
受益者：對需要低成本、高混料矽光封裝的玩家——尤其是想避開 TSMC COUPE / Broadcom 那套高階 2.5D 路線的二線廠與新進者——FOWLP 提供了一條「拿成熟電子封裝產線就能打」的捷徑。對台灣的 OSAT 與矽光新創，這是值得對標的路線。

6. 結論宣判：CPO 的成本戰，FOWLP 投下一張關鍵選票

這篇論文的歷史定位很清楚：它不是在比誰的光引擎更快，而是在證明「便宜的封裝路線也能扛 200G/lane」。 當 TSV 嫌貴、玻璃嫌塞不下，FOWLP 用一個矽防波堤 + 穿模通孔，把成熟到不能再成熟的扇出封裝產線，變成 CPO/LPO 的量產候選。

對整個供應鏈來說，真正的訊號是：CPO 的競爭主軸正在從「能不能做」轉向「誰能便宜地做」。 而新加坡用一條主權級的設計—封裝—代工鏈，已經先把這張選票投了出去。