ECTC 2026 | ASE | A Novel 600mm Panel Interposer with 300mm Panel Assembly Approach for Advanced Packaging Solution in HPC and AI Applications

6月29日
讀畢需時 4 分鐘

AI/HPC 要更大的扇出（fan-out）面積，但傳統先進封裝幾乎都在 300mm 晶圓上做，面積利用率有限。面板級扇出封裝（FOPLP）用方形大面板，利用率與產能都更高——但 600mm 大面板做 RDL、組裝、C4 容易翻曲、晶片偏移，良率難守。ASE 在 ECTC 2026 給出一個聰明的折衷：RDL 在 600mm 面板上做，做完用雷射切成四片 300mm 面板，再在 300mm 上做覆晶組裝（FCB）、underfill、模封、植球、研磨、切割。這樣兼得 600mm 的 RDL 高利用率與 300mm 組裝的低風險。實做了 2 顆 chiplet＋3 層 RDL（線寬/間距 5/8µm）的測試載具，放置精度 ±5µm、TTV <10µm，通過 T0 與 3 次/6 次回流壓力測試。productivity 估算：600mm interposer＋300mm 組裝 = 晶圓的 7.1 倍。一句話：把「RDL 用大面板、組裝用小面板」拆開做，是 FOPLP 兼顧利用率與良率的務實路線。

1. 論文背景：面板級封裝的利用率與良率拉鋸

這篇來自日月光（ASE，台灣高雄），發表於 2026 IEEE 第 76 屆 ECTC。AI/HPC 要把多顆 Si chiplet＋ASIC＋HBM 用高密度互連整合，扇出尺寸越來越大。傳統先進封裝多在 300mm 晶圓上做，但面板（panel）是方形、面積利用率更高、可擴展、成本更彈性——所以業界往面板級扇出封裝（FOPLP）走，甚至到 600mm×600mm 大面板。

問題是：600mm 大面板在複雜的 RDL 與模封過程中，要維持高良率與結構完整性很難——大面板易翻曲、晶片偏移，得靠進階組裝製程控制。先進封裝的全景見 CPO 的勝負不在光，而在封裝——John Lau 講透 PIC/EIC 異質整合；基板路線取捨見玻璃基板不再是 PPT 技術：TGV 賽道為什麼在 2026 一次到位。

Fig. 1：測試載具流程——600mm 面板做 RDL → 雷射切成四片 300mm → 300mm 上覆晶組裝。圖片來源：ASE, ECTC 2026 - Fig. 1

2. 核心問題：把整篇論文濃縮成一句話

這篇論文要證明的是：能不能用「RDL 在 600mm 面板做、組裝在 300mm 面板做」的混合流程，兼得大面板的高利用率與小面板組裝的低風險，並通過可靠度。

答案是肯定的——通過 T0、3x/6x 回流壓力測試。

3. 關鍵圖表逐一解析

3.1 這張圖展示了「600mm RDL → 雷射切 300mm → 300mm 組裝」的混合流程

這組圖（Fig. 1）是核心流程。先在 600mm×600mm 面板載具上做多層 RDL 與鈍化，完成扇出構造；再用雷射把 600mm interposer 切成四片 300mm 面板；接著在 300mm 扇出面板上做 2 顆 SoC die 覆晶接合（FCB）、underfill、模封保護，再轉到背面處理、載具解鍵、植球、模封研磨露出頂部 die，最後切單。為什麼這樣拆？因為分析顯示：全程 600mm 在組裝與 C4 階段風險高（材料 queue time、翻曲難控），而「600mm interposer＋300mm 組裝」是製程考量下的最佳解。

重點：拆成「大面板做 RDL、小面板做組裝」，是兼顧利用率與良率的關鍵。

3.2 這張圖展示了「狹縫塗佈解決大面板塗膌不均」

這段（Table II、3 層 RDL 5/8µm）是 RDL 製程。600mm 大面板若用傳統旋轉塗佈（spin coating），會材料浪費大、面板邊緣流體不均、角落堆積。ASE 改用狹縫塗佈（slit coating），線性方式從面板一邊到另一邊厚度一致。做出 3 層 RDL、線寬/間距 5/8µm。

Table IV：不同 form factor 的 productivity 對比——600mm interposer＋300mm 組裝 = 晶圓 7.1 倍且低風險。圖片來源：ASE, ECTC 2026 - Table IV

3.3 這張圖展示了「productivity 7.1 倍、組裝精度 ±5µm、過可靠度」

這組（Table XI、Fig. 5）是結果。productivity 對比：純晶圓 300mm = 1.0x；600mm interposer＋600mm 組裝＋600mm C4 = 8.0x 但組裝/C4 高風險；600mm interposer＋300mm 組裝＋300mm C4 = 7.1x 且低風險——是最佳折衷。300mm 組裝精度 ±5µm、頂面研磨 TTV <10µm、雷射切割側壁平滑無微裂。可靠度：通過 T0、3 次與 6 次回流（MR3x、MR6x），截面看頂 die 銲接、RDL、植球連接都無異常。

4. 技術亮點

第一個亮點是「RDL 用大面板、組裝用小面板」的混合流程：在 600mm 面板做 RDL（高利用率）、雷射切成四片 300mm 再組裝（低風險），拿到 7.1x productivity 同時避開全 600mm 組裝/C4 的翻曲與材料風險。

第二個亮點是整套製程驗證到位：狹縫塗佈解決大面板塗膌不均、做出 3 層 RDL 5/8µm、組裝精度 ±5µm、TTV <10µm，並通過 T0 與 3x/6x 回流壓力測試——不只是 demo，是有可靠度數據的測試載具。

5. 產業連結：離量產有多遠？誰受益？

距離：成熟度偏「測試載具＋可靠度驗證」——做出 2 chiplet＋3 層 RDL 的 TV、過 T0 與 3x/6x 回流，但論文自陳面板級製程成熟度仍低於晶圓級，大面板翻曲與 die shift 仍需進階控制。是製程整合層級、往量產推進的一步。

受益者：最直接是做 AI/HPC 大尺寸扇出封裝的 OSAT 與面板級供應鏈（本案出自 ASE，封測龍頭）——AI 加速器要更大扇出面積，FOPLP 的高利用率正中需求。其次是 基板/載板與面板設備供應鏈。要冷靜的是：面板級量產良率、大面板翻曲控制、與晶圓級的成本交叉點還要時間驗證；它的價值在「用混合面板流程把 FOPLP 的利用率與良率同時顧到、並交出可靠度數據」。

6. 總結

這篇論文該被記住的一句話是：ASE 用「RDL 在 600mm 面板做、組裝在 300mm 面板做」的混合流程，兼得大面板高利用率（7.1x productivity）與小面板組裝低風險，做出 3 層 RDL 5/8µm、±5µm 精度、過 3x/6x 回流。對追蹤 AI 封裝供應鏈的人，觀察點是：FOPLP 往 600mm 走的卡點在大面板組裝良率，而 ASE 用「大面板 RDL＋小面板組裝」的拆法給了務實解。

參考資料

Teck Chong Lee, Yungshun Chang, Ping-Feng Yang, Lihong Cao 等, "A Novel 600mm Panel Interposer with 300mm Panel Assembly Approach for Advanced Packaging Solution in HPC and AI Applications," 2026 IEEE 76th ECTC. Advanced Semiconductor Engineering, Inc. (ASE).