技術文章分析 | CPO 的勝負不在光，而在封裝——John Lau 講透 PIC/EIC 異質整合的所有打法

當光模組從插在交換器邊緣，一路被推到 ASIC 的「臉貼臉」，這場仗早就不是光學工程師的主場了，而是封裝工程師的。

ASME Fellow、Unimicron 的 John H. Lau 在《Journal of Electronic Packaging》（2025 年 3 月號）發表的這篇 review，沒有花俏的新數據，但它做了一件對產業很有價值的事：把「CPO 到底怎麼把光子積體電路（Photonic IC，PIC）和電子積體電路（Electronic IC，EIC）跟交換 ASIC 整在一起」的所有打法，一次攤平在桌上講清楚。 從 2D 並排、加 bridge、到 3D 堆疊，再到玻璃基板，等於一張 CPO 封裝技術的全景地圖。

這篇導讀帶你走完這張地圖，並回答一個核心問題：為什麼 CPO 的決勝點，正在從「光」這一端，整個移到「封裝」這一端。

1、為什麼這篇現在值得讀

問題不在頻寬不夠、不在雷射不夠強，而在距離。

可插拔光模組（pluggable transceiver）撐了快三十年，從 1995 年的 GBIC 一路演進到今天，靠的是把光模組插在 PCB 邊緣。但 AI 資料中心把交換器晶片從 25.6T 逼到 51.2T 的這幾年，這個架構的死穴被放大了：PIC/EIC 離 ASIC 太遠，訊號要在 PCB 上跑一大段銅線，功耗、延遲、訊號完整性全部惡化。

CPO 的全部意義，用一句話講就是：想盡辦法把光電引擎搬到離 ASIC 越近越好的地方。 這個議題我們在 CPO 終於不再是「狼來了」：從 Nvidia 量產看 Scale-Up 終局之戰 有完整拆解——而 Lau 這篇，正好是那場「終局之戰」背後的封裝技術手冊。

Lau 先把名詞對位講乾淨，這是讀後面所有圖的基礎：

• 光引擎（OE）= PIC：負責光的那一端，含 PD（光偵測器）、laser

• 電引擎（EE）= EIC：負責電的那一端，含 driver、TIA（轉阻放大器）

• ASIC：交換晶片本身

CPO 要解的，就是 OE/EE 和 ASIC 這三塊怎麼擺、怎麼接。

2、一張圖看懂演進：Pluggable 到 OBO 到 NPO 到 CPO

這是全篇最值得先看懂的一張圖。它的主軸只有一條：PIC/EIC 離 ASIC 越來越近，每近一步，功耗與電性能就好一階。

四個階段這樣排：

• 可插拔（2000 起）：模組插在 PCB 邊緣，離 ASIC 最遠，功耗與電性能最差

• 板載光學 OBO（2018 起）：OE/EE 搬到跟 ASIC 同一塊 PCB、排在四周，用 PCB 連接，近了一截

• 近封裝光學 NPO（2020 起）：OE/EE 移到 ASIC 旁邊、放在同一塊 high-performance 基板上。依 OIF 規範，ASIC 到光學最遠 150 mm，通道損耗限 13 dB

• 共封裝光學 CPO（2023 起）：Intel、Broadcom 出貨後正式起跑。OE/EE 沿 ASIC 四邊貼身排在同一塊 co-packaged substrate 上。依 OIF，模組與 ASIC 限縮在 50 mm 內，通道損耗限 10 dB，比 NPO 省 3 dB

一句話分清 NPO 跟 CPO：NPO 是把光學拉近到 ASIC 封裝旁，CPO 是把光學跟 ASIC 晶片並肩塞進同一個封裝裡。 CPO 在 form factor、功耗、延遲上全面勝出。

CPO 從「狼來了」變成商轉現實的時間點，可參考 CPO 商轉元年正式起跑——TSMC COUPE 量產與 200G EML 瓶頸。

3、真正的戰場：把 PIC/EIC 跟 ASIC 整合的三種打法

距離問題解了之後，下一個問題立刻浮現：OE/EE 跟 ASIC 並排在同一塊基板上，到底怎麼接？ Lau 把 2D（並排式）整合拆成兩大流派。

流派一：純並排，差別在基板等級

• 直接放在一般 co-packaged substrate 上，用 μbump 或 C4 bump

• 放在 TSV-interposer 或 organic-interposer 上——用 TSV-interposer 叫 2.5D IC 整合，用 organic-interposer 叫 2.3D IC 整合

• interposer 之上再疊一層 package substrate，最後才接 PCB

這裡有個關鍵權衡值得記住：2.5D（TSV-interposer）效能比 2.3D（organic-interposer）好，但成本也比較高。 這條成本/效能取捨線就是各家 interposer 廠的卡位點——POET 怎麼用 optical interposer 切進來，我們在 拆解 POET Optical Interposer 有專文。

流派二：加 bridge（橋接晶片）

當你不想用整片昂貴的 interposer、又要局部高密度互連時，bridge 就上場了。Lau 列了三種：

• 矽橋（Si bridge）+ μbump：最直觀的橋接

• 矽橋 + Cu-Cu 無凸塊混合鍵合（hybrid bonding）：把 μbump 拿掉，密度再上一階

• Intel EMIB：把橋埋進基板 cavity，晶片上同時有 μbump 和 C4 bump 兩種

bridge 路線的精神是：不用為了少數幾條高密度連線，付整片 interposer 的成本。

4、撞牆點：51.2T 為什麼非「疊」不可

這是全篇最有產業張力的一段。

CPO 的標準排法，是 ASIC 被 16 顆 OE/EE 圍著放在有機基板上。算一下數字就知道問題在哪：

• 現在的 25.6T 交換器：需要 16 顆 @1.6 Tbps 的 OE/EE

• 下一代 51.2T 交換器：需要 16 顆 @3.2 Tbps 的 OE/EE，而且每顆 EIC/PIC 都更大

問題來了：多晶片模組（MCM）的尺寸有物理上限，要拿今天的封裝技術把 51.2T 的 ASIC 用 16 顆 @3.2T OE/EE 圍滿，幾乎排不下。 2D 並排排不開，唯一出路就是往上長——把 PIC 和 EIC 疊起來（3D stacking），用垂直空間換水平面積。

Lau 在這裡端出他整理的九種 3D 堆疊組合（Fig. 14 的 a 到 i），差別在堆疊方向、用 μbump / C4 / TSV / hybrid bonding、以及要不要再墊一層 interposer。重點不在背九種排列，而在抓住一條原則：

TSV 越少、bump 越少、能用 hybrid bonding 就用——因為這代表更高密度、更短路徑、更好散熱。

而目前公開資料中最複雜的一顆 CPO，Lau 點名是 Nvidia 的——把 SoC、HBM、EIC、PIC 全部 3D 整合在 TSV-interposer 上，光是單顆 OE 就塞了 24 條 NVLINK、每方向 4.8 Tbps、24 條雷射光纖，尺寸 5 mm x 10 mm。

「3D stacking 才是 scale-up 真正窗口」這個判斷，OpenLight 的 CEO 也從另一個角度講過——他拆出五道收斂門檻，主張能做 3D 堆疊的廠商才吃得到 scale-up 那 7 到 10 倍的體積放大，完整脈絡見 3D 光子整合分水嶺：OpenLight CEO 拆五道收斂門檻。Lau 從封裝、OpenLight 從光子收斂，殊途同歸地指向同一個結論：51.2T 這道牆，2D 翻不過去。

3D 加 bridge 的版本（矽橋、EMIB、以及把矽橋埋進 fan-out 基板用 TMV 連接的扇出式嵌入橋）也一併被收進來，邏輯跟 2D 那套一樣，只是換成立體版。

5、下一個賭注：玻璃基板

如果說 3D 堆疊是「現在式」，玻璃基板就是 Lau 押的「未來式」。

Intel 在 2023 年 9 月 18 日正式宣告玻璃基板技術，目標是 2030 年做到單一封裝一兆顆電晶體。為什麼光通訊圈特別在意玻璃？因為它對 PIC 來說有幾個有機基板給不了的好處：

• 表面更平滑、更平整

• 可以直接在玻璃上做光波導（waveguide），把光直接導到 PIC 的 PD、laser 元件——這點對 CPO 是關鍵

• 更好的光學特性、更佳的熱/機械/尺寸穩定性

• 更高的互連密度，並改善訊號速度、供電與設計規則

但 Lau 沒有只報喜。他引 Intel 執行副總 Ann Kelleher 點出三道現實的坎：玻璃比成熟的有機基板更貴、初期會有良率問題、而且要從零建一套生態（設備、材料、供應、甚至外包測試組裝都得重新張羅）。

換句話說，玻璃基板的技術優勢很清楚，但它現在卡在「好東西，但生態還沒長出來」的階段——這是典型的「對的技術、不對的時間」風險。

6、總結

把整篇收束成一句話：CPO 是一道封裝題，不是光學題。

Lau 自己給的 2D vs 3D 本質差異很乾淨——2D 是 PIC/EIC 跟 ASIC 並排在基板上，3D 是把 PIC/EIC 疊起來。而 3D 的四個好處與三個代價，值得直接記下來：

3D 的好處：效能更好、封裝更小、密度更高、需要的 bridge 更少。

3D 的代價：更難組裝、散熱更棘手、組裝良率損失更高。

這也定義了 CPO 真正的戰場在哪。Lau 點名的硬骨頭——製造端最大難關是「極高密度光學 I/O 的光纖耦合」與「光源整合」；可靠度端是 CPO 結構裡那一大堆互連的「銲點可靠度」；設計端則是「省功耗 vs 省成本」的平衡與「互通性標準化」。 沒有一個是純光學問題，全部都是封裝與整合的問題。

這跟我們先前在 一篇看懂《PIC Magazine》2026 第二期：光通訊正在「半導體化」 講的同一件事完全咬合：光通訊正在被「半導體化」，價值與門檻整個往先進封裝那一端移動。 Lau 這篇從封裝工程師的視角，把這個趨勢的技術底層補滿了。

所以現在怎麼看？ 下次評估一家 CPO 概念股，別只問它的光學規格多漂亮，要問三件更難的事：它能不能做 3D 堆疊？它的 interposer 押 2.5D 還是 2.3D？它在玻璃基板生態裡有沒有卡到位？能回答這三題的，才是真的吃得到 51.2T 之後那塊餅的玩家。