3D 光子整合分水嶺：OpenLight CEO 拆五道收斂門檻，scale-up 才是 CPO 真正窗口

3D 光子整合不是「把元件疊得更近」這麼簡單。當熱、雷射、yield、可靠度、alignment 五道製造門檻必須同時收斂，這場戰爭真正的時間表才浮現——而 scale-up 網路將是它的第一個放量場景。

當 NVIDIA 在 GTC 2025 把 CPO 的時程表丟出來，整個光通訊產業突然有了一個必須對齊的座標。問題是——大家口中的 3D 光子整合，講的根本不是同一件事。OpenLight Photonics CEO Adam Carter 接受 IEEE 訪談時，把這個產業最大的灰色地帶刷成了黑與白：什麼是真正的 3D，什麼只是被包裝成 3D 的 2.5D，以及為什麼這個區別會決定誰能撐到 2030。

1. 3D 不是行銷詞，是垂直堆疊與並排的根本分野

第一個必須拆開的誤解：產業界今天說的「3D 光子整合」，多數其實是 2.5D。

Adam Carter 的定義很乾淨——真 3D 是把電子 IC 與光子 IC 在垂直方向堆疊，driver、PIC（Photonic Integrated Circuit，光子積體電路）、邏輯層上下對齊；2.5D 則是把同樣的元件放在共用 substrate 上並排靠近，不管 substrate 多薄、bump pitch 多細，本質仍是橫向佈局。

這個差異在工程上看似只是「上下」對「並排」一個字眼，在系統上卻是天差地遠：垂直堆疊讓 channel 數可以往 z 方向長，而不只是搶 wafer 表面的 lateral area；並排架構則受 substrate 面積、coupling 距離與 fanout 路徑硬綁住。我們之前在 技術文章分析｜Marvell 2.5D 異質整合：矽光子引擎與光收發器的進化之路 拆解過，2.5D 已經是當前主流 OSAT 與 PIC 廠最熟悉的工程語彙，而真正 3D 的工作流程，目前產業還停在 NVIDIA GTC 2025、Broadcom 早期 CPO 宣告的階段試水。

Carter 沒迴避這件事：「垂直堆疊的光-電系統，仍處在開發早期。」這對台廠供應鏈意味著——所謂的 3D CPO，目前還沒有人真的拿出量產級的垂直堆疊架構，現在能跑量的，全部是「靠得很近的 2.5D」。

2. 密度是 3D 的核心優勢，但雷射與熱才是它的死穴

如果 3D 真的這麼難，產業為什麼非做不可？Carter 給的答案只有兩個字：密度。

3D 堆疊的價值不在於性能更快，而在於「同樣面積內塞進多少 channel」。當 800G/1.6T 的 lane 數爆炸式成長，平面 layout 早晚會撞牆，3D 是 z 方向的唯一解。但這個答案有但書——雷射不肯上船。

InP（Indium Phosphide，磷化銦）雷射對溫度極度敏感，3D 堆疊在 driver 與邏輯層下方擺一個 InP DFB，等於把一個熱源放進另一個熱源旁邊。Carter 指出，矽光子的 Mach-Zehnder 調變器、InP EAM（Electro-Absorption Modulator，電吸收調變器）可以容忍較高熱環境，但 InP 雷射源「目前無法被擺在高功率元件旁邊」。這也是為什麼今天所有高密度 CPO 概念，幾乎都採 External Laser Source（外接雷射源，ELSFP）——光源放外面，就是為了把熱問題甩出 stack。

這個雷射與熱的兩難，我們在 法說精華：Lumentum｜JPM 第 54 屆全球科技會議 Fireside Chat — 從 boom-bust 到結構性多年成長，InP 才是真正的瓶頸 講過更完整：InP 的良率與產能不是短期問題，是接下來三年所有 CPO 廠都要繞過的核心瓶頸。3D 整合做得到「密度」這個 Hero 數字，但代價是必須在系統設計階段就把雷射放外面——這也是為什麼 ELSFP 與 NPO 還會撐很長一段時間。

3. 製造良率沒有單一瓶頸——五道難關必須同時收斂

當被問到「製造端最大的單一瓶頸是什麼」，Carter 給了一個很反直覺的答案：沒有單一瓶頸。

3D 光子整合的 manufacturability 是由五個指標同時決定的——yield、alignment、thermal、testing、reliability。每一個都不是 deal-breaker，但要同時收斂才能上量。Carter 對這五道門檻的排序很值得記下來：

• Yield：堆疊越多功能，yield 越掉。但矽基平台繼承半導體成熟製程，是相對「可控」的一項。

• Alignment：使用外部雷射時，光耦合損耗與多 waveguide 之間的功率分配最敏感——channel 數越多越難。

• Thermal：取決於材料平台。矽光子可以承受較高溫，含 InP 雷射的架構則受限明顯。

• Testing：預期會從元件級往系統級走，只要規格定得清楚，不是根本性的障礙。

• Reliability：不可妥協。長期部署的網路設備要求極低失效率與超長壽命，channel 越多、替換成本越高。

換言之，產業界喜歡問「哪一關最難」，但 Carter 給的判斷是——reliability 與 alignment 是當下最敏感的兩項。yield 有矽基製程兜底、testing 有標準可依、thermal 看材料選擇；唯獨 reliability 與 alignment，會直接決定 CPO 能不能放到 hyperscaler 機房裡跑五年不出事。

4. 整合路線之爭：TSV 與 die stacking 為何階段性勝出

在 wafer bonding、die stacking、monolithic 3D、photonic wire bonding 這幾條路線裡，Carter 給出了一個明確的階段性判斷:在 200Gbps/lane 以上，photonic wire bonding 失靈，TSV（Through-Silicon Via，矽穿孔）是現階段最有機會的解。

理由很實際。Photonic wire bonding 在低速 demo 漂亮，但 lane bandwidth 一過 200G，loss 與 reflection 就壓不下來。Wafer bonding 在單片異質整合是可行的，但多片堆疊的可擴展性還沒被驗證。傳統 bump bonding 是 2.5D 的主力，但多 die 堆疊時 pitch 縮放與翹曲都是壓力。剩下的選項就是 TSV——透過矽穿孔把多個 EIC（Electronic IC）與 PIC 在垂直方向接起來。

Carter 點名 Tower Semiconductor 已經在矽光子製程上 demo TSV，這意味著 die stacking + TSV 的工程路徑不只是學界論文，而是 foundry 端已經能跑的東西。對台廠來說，這條路線的隱含 message 是:EIC/PIC 分廠製造、TSV/CoWoS 端封裝整合的供應鏈分工會更明顯——PIC 代工廠（如 GFS、Tower）會吃到 wafer 層的單，CoWoS 級封裝廠則吃到 3D stacking 的單，這兩塊不會是同一批人。

5. EDA/PDA 工具沒跟上——3D 真正缺的是統一 co-design 環境

3D 光子整合最被產業忽略的瓶頸，其實在工具。

Carter 直接點名:「Synopsys、Cadence 目前提供的是元件層 photonic 模擬，3D 應用需要的是橫跨光、電、熱、機四個域的統一 co-design 環境。」當 driver 疊在 PIC 下方、雷射放在 GPU 旁邊，stack 內部的熱傳遞、機械應力、封裝形變、光路耦合，所有變數都會互相牽動——但今天沒有一套工具能把這四個域的模擬合在同一個 flow 跑完。

這對 EDA 兩強是機會，也是壓力。對 3D CPO 廠則是直接的時程風險——只要 co-design 工具沒到位，每一個新架構都要做大量實體驗證，這就是 NRE 高、迭代慢、yield 學習曲線拖長的根本原因。產業界喊「光子像當年電子一樣摩爾化」的口號喊了十年，但 EDA 沒跟上之前，這句話只是口號。

6. scale-up 才是 3D 的第一個放量場景

那麼，3D 光子整合的第一桶金在哪裡？Carter 給的答案不意外——CPO，特別是 scale-up 網路。

過去產業把 CPO 看成 switch ASIC 旁邊的事，但 NVIDIA 把 NVLink 拉光化、把 GPU 與 GPU 之間的連線丟給 optics，整個故事就翻了。Carter 引用業界估算:scale-up 的 optical interconnect 體積，會是 scale-out 的 7–10 倍——因為 scale-out 是 ToR 對 ToR、leaf 對 spine 的有限連線數，scale-up 則是 rack 內每顆 GPU 都要拉光出來。

這個體積差異我們在 突破 AI 記憶體與功耗雙重撞牆期：Marvell Photonic Fabric™ 如何重塑 Scale-Up 架構｜矽光子資源池化技術解析 拆過完整供應鏈邏輯：scale-up 一旦光化，PIC、driver、CW laser、ELSFP、光纖耦合、CoWoS 級封裝廠都是受惠者，而且體積級數比 pluggable 整整高一個量級。而 TSMC 的 COUPE 是把這個體積真正打開的關鍵閘門——我們在 CPO 商轉元年正式起跑——TSMC COUPE 量產與 200G EML 瓶頸，劃出 2026 光通訊贏家輸家 提過，2026 W21 是這條供應鏈第一次出現「贏家輸家」分流訊號的時點。

Carter 的判斷與我們的觀察對齊:3D 光子整合的第一個 high-volume 應用是 CPO 連接 SerDes 與 GPU/CPU，且 scale-up 比 scale-out 大 7–10 倍。要走到這一步，packaging yield 與系統級 reliability 必須同步收斂——這就回到第 3 段那五道門檻。

7.3–5 年後，銅纜退場與 pluggable 被取代才是真正的拐點

真正的拐點不是 CPO 出貨，是銅纜消失與 pluggable 被取代。

3D 光子整合產業要怎麼判斷自己走到哪？Carter 給了兩個必須同時發生的訊號:(1) 高效能連線完全不再用銅纜；(2) rack 間的 pluggable optics 被整合式 3D 方案取代。

這兩件事都不會在 2026 發生，但 3–5 年內如果同步發生，就代表 3D 光子整合從「早期採用」進入「廣泛工業部署」。Simple Tech Trend 的判斷是——2027 是分流年，2028 是放量年，2030 是淘汰年。 沒有走到真 3D 整合的廠商（停在 2.5D pluggable 升級的玩家），會在 2028–2030 這段時間被洗掉一輪；而提早佈局 TSV、ELSFP、CoWoS 級 3D stacking 的廠商，會吃到 scale-up 那 7–10 倍的體積紅利。

值得追蹤的觀察點:

• EDA 端：Synopsys / Cadence 何時推出統一光-電-熱-機 co-design 環境

• 製程端：TSV 在矽光子 wafer 上的良率曲線（Tower、TSMC、GFS 是觀察點）

• 雷射端：InP 雷射的熱耐受是否能進入 stack 內，或 ELSFP 永遠是過渡方案

• 系統端：scale-up 光化的 GPU rack 在 2026 Q4 到 2027 Q2 的部署速度

3D 光子整合不是行銷詞，是接下來五年光通訊供應鏈的洗牌器。 誰能把五道門檻一起收斂，誰就能拿到 scale-up 那一桶金。

本文僅供技術與產業趨勢分析，不構成任何投資建議。原文來源：Adam Carter 接受 IEEE 訪談（IEEE Xplore Document 11481188）。