ECTC 2026 | AIST | Proposal of a Novel Opto-Electronic Fan-Out Wafer-Level Packaging Based on Optical RDL and Opto-Chiplets
- 6月29日
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CPO 要量產，有個拖後腿的步驟：微透鏡。現在做法是把微透鏡當零件「pick-and-place」貼上去，還要主動對位——慢、貴、良率受限，是規模化的瓶頸。日本 AIST 在 ECTC 2026 提出一個新封裝法：把「透鏡＋反射鏡」做成 opto-chiplet，在封膜（molding）那一步就埋進去，再做光重佈線層（Optical RDL，聚合物波導＋壓印微反射鏡）把光導到 PIC。好處是免掉組裝後貼透鏡、免主動對位，而且整套相容現成的高吞吐扇出晶圓級封裝（FOWLP）流程。實證：透鏡-反射鏡 opto-chiplet 模擬穿透損耗 -0.22 dB、實測元件 -1.75 dB；最重要的是把對位容忍度從邊緣耦合的 ±1 µm 放大到 ±12 µm（-1 dB），因為模場大了 12.5 倍。一句話：把對位這關從「組裝時硬喬」搬到「封裝時內建」，給 CPO 一條可量產的光耦合路。
1. 論文背景：微透鏡的 pick-and-place 是 CPO 量產瓶頸
這篇來自日本國立先進工業科學技術研究所（AIST，筑波），發表於 2026 IEEE 第 76 屆 ECTC。CPO 要把光耦合進 PIC，常用微透鏡放大對位容忍度，但微透鏡是當離散零件貼上去的——需要 pick-and-place 加主動或半被動對位，這些步驟天生慢、人力密集、成本高。後段貼透鏡雖能拿到不錯的良率，卻把「精密對位」變成規模化的瓶頸，CPO 要大規模商化需要一個不一樣的策略。
AIST 的提案是：把透鏡-反射鏡做成 opto-chiplet、在封膜步驟就埋進去，配合 Optical RDL（ORDL）把光橫向導到 PIC。光重佈線整進封裝的思路，見 用「扇出封裝」打 1.6T 光引擎：A*STAR 的低成本 CPO 解法；聚合物波導當 ORDL 的脈絡見 技術文章分析｜聚合物波導扛住 +20 dBm 六小時。AIST 這篇的差異化是「把對位內建進封膜」。
2. 核心問題：把整篇論文濃縮成一句話
這篇論文要證明的是：能不能把透鏡-反射鏡做成 opto-chiplet、在封膜時埋入，配合 Optical RDL 把光導到 PIC，從而免掉組裝後貼透鏡與主動對位、又相容 FOWLP 量產流程。
答案是提案＋初步實證——關鍵在「對位容忍度放大到 ±12 µm」這個可量產的數字。
3. 關鍵圖表逐一解析
3.1 這張圖展示了「opto-chiplet 怎麼做、怎麼埋」
這組圖（Fig. 1、Fig. 2）是架構與製程。opto-chiplet 在晶圓級整合前先做好：在熔融石英玻璃上用雙光子微影（two-photon litho，3D 列印，IP-Dip2 樹脂，解析度 0.2 µm、列印高度可達 360 µm）做出透鏡-反射鏡自由曲面，斜角濺镀金當反射面，再灌膜封住。封膜時把 opto-chiplet 連同 EIC/PIC 一起埋入 FOWLP；之後做電 RDL 與 Optical RDL（聚合物波導＋壓印微反射鏡）把光橫向導到 PIC，最後脱載板、切割、覆晶到封裝基板。透鏡放大垂直/橫向容忍、準直光纖管平面容忍，反射鏡把光轉折進底層聚合物波導再導進 PIC。
重點：對位被「設計進製程」，不是組裝時才喬。
3.2 這張圖展示了「穿透損耗：模擬 -0.22 dB、實測 -1.75 dB」
這組圖（Fig. 5、Fig. 6）是光學表現。在 1.31 µm 用物理光學傳播（ANSYS Zemax）模擬，準直光纖輸入（半徑 25 µm）、SMF 輸出，opto-chiplet 模擬穿透 -0.22 dB。實測元件穿透 -1.75 dB；論文拆解差異後（光束品質、未镀背面金屬等），把殘差縮到 -0.36 dB——也就是大部分差距來自製程細節而非原理限制。
3.3 這張圖展示了「對位容忍度放大 12 倍——這才是重點」
這組圖（Fig. 6）是對位容忍度。沿橫向 decenter 量歸一化效率，-1 dB 損耗下對位容忍度約 ±12 µm；對比文獻中光纖對 SiN 邊緣 taper 耦合在同樣損耗只有約 ±1 µm。差距來自耦合區模場直徑大了 12.5 倍。這就是 opto-chiplet 的核心價值：把「微米級主動對位」放寬到「十幾微米被動容忍」，量產才跑得動。
4. 技術亮點
第一個亮點是把對位內建進封膜：透鏡-反射鏡做成 opto-chiplet、封膜時埋入，免掉組裝後 pick-and-place 貼透鏡與主動對位，而且相容現成高吞吐 FOWLP 流程。這是衝著量產瓶頸去的架構創新。
第二個亮點是±12 µm 對位容忍度：模場大 12.5 倍把容忍度從 ±1 µm 放寬到 ±12 µm，等於把「需要主動找光的微米級對位」降級成「被動就能過的十幾微米對位」。配合聚合物 ORDL 與壓印微反射鏡橫向導光，是一套完整的可量產光路。
5. 產業連結：離量產有多遠？誰受益？
距離：成熟度偏「提案＋初步元件驗證」——opto-chiplet 透鏡-反射鏡單元已量了穿透與對位容忍，但目前透鏡用 3D 列印（早期評估用，量產要換可量產製程）、整套 OE-FOWLP 還是流程提案、未做整機。離量產還早，但方向明確。
受益者：最直接是走 FOWLP 的封裝廠與 CPO 光耦合方案——把對位這個 gating 步驟內建化，對量產良率與成本都是解。其次是聚合物 ORDL 與微光學（透鏡/微反射鏡）生態系。要冷靜的是：3D 列印透鏡的量產化、封膜時 opto-chiplet 的放置精度、ORDL 與 PIC 的整合良率都還要驗——它贏在「把對位從組裝搬到封裝」的架構思路，工程落地是後話。
6. 總結
這篇論文該被記住的一句話是：把 CPO 最拖量產的微透鏡對位，從「組裝時主動硬喬」改成「封膜時內建 opto-chiplet」，AIST 用 ±12 µm 的對位容忍度（模場大 12.5×）證明這條路可量產、又相容 FOWLP。 對追蹤 CPO 封裝的人，觀察點是：光耦合的勝負正從「對得多準」轉成「容忍度多大、能不能內建進量產流程」，AIST 把這個思路講清楚了。
參考資料
Siim Heinsalu, Fumi Nakamura, Satoshi Suda, Akihiro Noriki, "Proposal of a Novel Opto-Electronic Fan-Out Wafer-Level Packaging Based on Optical RDL and Opto-Chiplets," 2026 IEEE 76th ECTC. AIST, Tsukuba, Japan.
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