2026 OCP APAC Summit | 台積電把話講白了：先進封裝是 AI 算力的守門人，元件級驗證的時代結束了

8月14日
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TSMC 先進封裝負責人 Jun He 在 OCP 的這場演講，表面上在講 3DIC 技術路線，真正丟出來的訊息只有一句——元件級驗證（component-level qualification）已經不夠用了。當 AI 產品進入一年一迭代、客戶的晶片比台積電的測試載具還早進 fab，封裝就不再是後段的組裝工序，而是決定 AI 算力能不能出得了貨的守門人。台積電要做的，是把整條供應鏈（基板、材料、設備、HBM、系統整合廠）從「各做各的」拉進一個叫 STCO（System-Technology Co-Optimization，系統-技術協同優化） 的框架，逼大家坐到 fab 旁邊一起 co-optimize。而藏在演講中段那句「signaling 交給光子更省電」，等於台積電在台上替 CPO 與矽光子背了書。

1. 為何現在：一場 OCP 演講，其實是台積電對「系統圈」下的戰帖

先看清楚說話的人是誰。Jun He 掌管的是台積電先進封裝技術與服務（Advanced Packaging Technology and Service），也就是三年前接手台積電後段營運、如今手上握著十套先進技術的那條線。他到 OCP 這種系統廠雲集的場子演講，開場就把自己的身分放低——「我不只代表台積電，也代表整個矽智財與封裝生態系」——然後直接喊話：component 圈跟 system 圈必須更緊密協作，而且是「現在、立刻」。

這不是客套。台積電過去十幾年在晶片端說一不二，靠的是製程領先；但 3DIC 把戰場從「一顆晶片內部」推到「一整個封裝系統」之後，台積電發現自己看不到系統端的邊界條件了。演講反覆出現的一個詞是 co-optimization，白話講就是：台積電承認光靠自己封不出客戶要的東西，它需要系統圈把「你的系統到底會怎麼操這顆封裝」講清楚。

當一家把製程領先當信仰的公司，開始公開請求下游給它「系統回饋」，代表遊戲規則已經換了。

這個議題不是第一次浮上檯面。CPO 為什麼本質上是一場先進封裝的戰爭，我們在 CPO 為什麼是一場「先進封裝」的戰爭一文已經完整拆解過；這次 OCP 演講，等於是台積電親自站上台，把這個論點蓋章。

2. 先進封裝已經是 AI 算力的守門人：CoWoS 與 SoIC 的兩條擴張曲線

台積電為什麼有底氣對系統圈喊話？因為封裝現在是瓶頸，而瓶頸的人講話最大聲。演講給了兩條硬到不能再硬的擴張曲線：

CoWoS（含 InFO 2.5D）這條線——目前已經在量產 5.5 倍光罩尺寸（reticle size）的封裝，且在多個 AI 客戶產品上做到 98%、有時 99% 的良率；台積電的路線圖是每年推一個新的 CoWoS 世代，2029 年做到 14 倍光罩尺寸。從 5.5x 到 14x，是把一顆封裝的「地皮」再放大 2.5 倍，塞進更多運算晶片、更多 HBM。

SoIC（真 3DIC，靠混合鍵合 hybrid bonding）這條線——提供超過 50 倍的互連密度與 5 倍的能效。台積電去年就已經用 6 微米（μm）混合鍵合間距（hybrid bond pitch）進入量產，2029 年要推進到 4.5 微米間距，直接把 A14 疊在 A14 上（先進節點疊先進節點）。

把這兩個數字擺在一起看，重點不是「台積電很強」，而是這種複雜度對良率是災難。Jun He 自己把 CoWoS 拿去跟傳統微影相比，直說「統計數字站在我們的對立面」：特徵複雜度每上升一個數量級，缺陷機率就跟著放大，而每一顆完工的 CoWoS 單元經濟價值又極高，一顆報廢就是真金白銀。良率不再是製程指標，而是這門生意能不能成立的前提。 這也是為什麼台積電敢說封裝是守門人——它守的不是技術，是「能不能良率過關地把 AI 晶片做出來」。

台積電在系統整合上的完整藍圖，我們在拆解 TSMC 在 VLSI 2026 的 3.5D 系統整合藍圖有 Figure 逐圖導讀，想看技術細節的可以接著讀。

3. STCO：元件級驗證已死，台積電要把供應鏈拉到 fab 旁邊

這場演講真正的「money slide」，是 Jun He 講開發模式怎麼變。過去做技術開發是接力賽（silo）：製程先定案、測試載具（test vehicle）先驗證、再交給客戶。現在這套完全跑不動了，因為——用他的原話——「客戶的產品會比我的測試載具還早進 fab，甚至比製程定案還早」。

annual cadence（一年一迭代）把時間壓到極限，於是台積電的開發改成並行（parallel）：技術團隊、製造團隊、跟客戶三方同時坐在一起做，而且是深入到量產 fab 裡邊做邊改。這帶出一個對供應鏈殺傷力極大的要求——材料商、設備商、系統整合廠，都得把「在地部隊等級的專業」擺到 fab 旁邊，才能跟得上這種節奏。

Jun He 提了兩個具體請求，這是整場演講最 actionable 的部分：

第一，在量產（MP）前 6 個季度，台積電會公布邊界條件（boundary conditions），然後收集回饋，確保定案時交付的是系統真正需要的規格。第二，整個開發過程要有連續的系統回饋訊號，一看到系統端的異常就能立刻反應。他甚至舉了慘痛案例：同一顆晶片放進不同系統，在元件級完全看不到問題，到了客戶端卻出現 chipping（崩裂）與 low-k 材料分層擴散——因為系統的約束條件跟元件級根本不同。

結論很清楚：component-level qualification is no longer enough。 台積電要的不是你買它的封裝，而是你把系統的 know-how 交出來，一起把封裝設計進去。這是一次話語權的重新分配——封裝廠從「代工組裝」升級成「系統協同的中心節點」。

4. 藏在演講裡的那句話：台積電確認「光」才是 AI signaling 的未來

對 STT 讀者，這場演講埋了一句不能錯過的話。Jun He 在講 interposer 進化時說：矽的電子元件在「運算」上一直很好，但講到「傳輸訊號」（signaling），光子（photon）省電得多，所以這是 AI 革命的未來。

這句話的份量在於說話的位置。這不是光模組廠在替自己的生意搖旗，而是全球最大的封裝與晶圓代工廠，在系統圈面前把「光進、電退」講成既定方向。搭配他同時提到的另一件事——interposer 已經不只是提供連接，開始整合主動橋接（active bridge）、整合式電壓調節器（IVR）與電容——台積電描繪的 3DIC，是一個「運算晶片、HBM、供電、以及光 I/O」全部封在一起的系統。

這正是台積電自己的矽光子布局在鋪的路。台積電那 52 件矽光子專利到底在做什麼，我們在台積電的 52 件矽光子專利，其實在做同一件事拆過——答案是「一整條光路」，也就是它的 COUPE 平台想把光引擎收進先進封裝裡。OCP 這句「signaling 交給光」，等於是把專利裡的意圖，第一次放到產業標準的場合公開講。對整條 CPO／矽光子供應鏈，這是最高規格的背書。

5. 風險與反面：這條路不是台積電說了算

把趨勢講到這裡，也得誠實指出幾道還沒解的牆，否則就變成替台積電抬轎。

第一道牆是基板。 Jun He 自己承認整個產業在缺料，特別是 ABF 載板（ABF substrate）嚴重短缺，逼得客戶的採購團隊冒險多方採購（multi-sourcing）。後果是——不同來源的載板一般特性不一致，台積電的 CoWoS 製程拿到的材料一致性（commonality）反而變差，良率壓力回頭又落到封裝端。這是一個台積電再強也解不完的結構性缺口，牽動的是欣興、南電這類台廠載板供應鏈的話語權。玻璃基板為什麼在 2026 一次到位，我們在玻璃基板不再是 PPT 技術有完整脈絡。

第二道牆是熱與機械應力。 當封裝把熱膨脹、化學性質不同的元件越擺越近，Jun He 稱之為「不匹配的梯度（mismatched gradients）」，會累積可觀的應力。光罩尺寸放大到 5.5x 以上之後，這個問題從「感覺不到」變成「看得見故事改變」——散熱與翹曲（warpage）的難度是非線性上升的。

第三道牆是這套 STCO 到底跑不跑得動。 台積電要求系統圈交出邊界條件、給連續回饋、把部隊擺到 fab 旁邊——聽起來很美，但這對客戶是巨大的資源與機密承諾。願意這樣綁的，大概只有那幾家最頂的 AI 客戶；二線客戶未必配合得起。一年一迭代的節奏，可能反而加速產業向頭部集中。

總結

這場演講不該被讀成「台積電又秀了一次封裝肌肉」。它真正的訊號是：AI 算力的瓶頸已經從電晶體，移到了把一堆晶片、記憶體、供電與光封在一起的那道工序，而台積電要藉這個位置，把整條供應鏈的協作規則重寫一遍——從元件級驗證，升級成系統-技術協同優化。

對台灣供應鏈，這裡有兩層意義。第一，價值正在往「能坐在 fab 旁邊一起 co-optimize 的人」移動——載板、材料、測試、散熱、FAU／光耦合這些過去被當配角的環節，誰能把「在地部隊等級的專業」擺到台積電旁邊，誰就從供應商升級成協同夥伴。第二，台積電親口把「光」定調成 AI signaling 的未來，對整條 CPO／矽光子台廠（雷射、FAU、矽光子代工、光耦合），這是需求側最強的一次確認。

一句話收尾：元件級驗證的時代結束了，接下來拚的是誰能跟台積電一起把系統封進去。 能上桌的，會吃到 AI 封裝這一輪最肥的價值；上不了桌的，只能繼續當可被替換的料號。

本文僅供技術與產業趨勢分析，不構成任何投資建議。