Datasheet 上的 fs 會騙你:從六顆 312.5MHz 級時鐘,看懂 1.6T/3.2T 的時鐘瓶頸
- 7月1日
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已更新：7月1日
當光模組走到 1.6T、3.2T，參考時鐘(reference clock)的相位純度第一次變成「會不會 link fail」的關鍵變數。但你打開各家震盪器的 datasheet，看到 17 fs、25 fs、30 fs、38 fs、72 fs 這些數字時，至少有兩件事會騙你:第一，它們可能不是用「同一把尺」量的、甚至不是「同一類產品」；第二，真正決定光模組過不過關的，是這顆時鐘「經過接收端等化器(equalizer)之後還剩多少」，而不是 datasheet 標的裸數字。本文用六顆真實的 312.5 MHz 級時鐘元件(三顆石英 XO、一顆 MEMS XO、一顆 BAW clock-IC、一顆合成器 IC，均以代號表示)做一次完整 benchmark，從相位雜訊、抖動、一路算到準合規的 TDECQ，給你一套能用的判讀框架——以及一個反直覺的結論：在今天的 224G/lane,差異還小、但已開始浮現;到下一個 baud 節點才由 clock 主導。
為避免指名特定廠商與料號，本文一律以 S-company／E-company／K-company(石英 XO)、T-company(MEMS XO)、W-company(BAW clock-IC)、R-company(合成器 IC)代號稱呼。
1. 為什麼 baud 越高，時鐘從配角變成主角
過去十年，光模組工程師在挑參考時鐘時，「便宜、頻率對、能動」大概就夠了。這件事在 1.6T/3.2T 世代結束了。
原因是時間預算(jitter budget)以 UI 為單位在崩塌。224G/lane 指的是 224 Gb/s，採 PAM4 等於 112 GBd(符元率)，單位間隔(Unit Interval，UI)只有 8.93 ps；而 PAM4 把一個 UI 垂直切成四階、三個子眼，每個眼高只有 NRZ 的三分之一。水平被 baud 壓、垂直被 PAM4 壓，留給抖動的容忍空間被擠到極限。對照各家 SerDes 時脈晶片的應用筆記，224G/lane 對參考時鐘的積分相位抖動要求已經壓到 25–35 fs RMS 等級，比 112G/lane 世代鬆鬆的 100–150 fs 砍掉了 3 到 5 倍。
更關鍵的是架構在變。為了省掉每通道一顆 CDR(Clock Data Recovery)的功耗，新世代 PHY 正在往「轉發時鐘(forwarded clock)」走——業界在 ISSCC/ECTC 2026 發表的 256 Gb/s 矽光子 DWDM 鏈路就是刻意讓時鐘與資料路徑對稱、用被動方式追蹤抖動。這個趨勢的副作用是:當你把 CDR 拿掉，等於把抖動防線往前推到震盪器本身。源頭時鐘髒，後面沒有東西幫你擦。這套 forwarded-clock 技術棧，我們在 技術文章分析 | NVIDIA 把整套「光進 interposer」攤上桌：從 ECOC 概念到 ISSCC 量產的完整技術 有完整分析。
一位講者在 OFC 2026 的 1.6T 線側技術場次講得直白:隨著 baud rate 拉高，需要的不只是雷射的窄線寬，更是「極其純淨的相位雜訊控制(a very pristine type of phase noise control)」。這句話對雷射成立，對參考時鐘一樣成立。
時鐘不是被升級成主角，是被 baud rate 逼成主角。
2. 先看懂時鐘怎麼做:石英、Si MEMS、BAW
要判讀 datasheet，先得知道這顆時鐘是怎麼生出來的。市場上其實是三種諧振子在打，而它們的差別決定了相位雜訊的天花板。
石英(Quartz)與 BAW 走「直接諧振」:諧振子直接在接近輸出的頻率振盪，輸出純度幾乎就等於諧振子本身。石英 AT-cut 的 Q 值高達數萬到十幾萬；BAW(Bulk Acoustic Wave，體聲波)則在 GHz 直接諧振。兩者都幾乎不需要大幅倍頻。
Si MEMS 走「間接合成」:MEMS 諧振子的原生頻率通常只有幾十 MHz，要靠一個分數倍頻鎖相環(fractional-N PLL)把它乘到 100/156.25/312.5 MHz。問題就在這個「乘」:相位雜訊會被 20·log₁₀(N) 放大——每倍頻一倍，雜訊就墊高 6 dB，再加上 PLL 本身的帶內雜訊與分數雜散。這是物理，不是良率問題。
這也是為什麼，在同一條積分帶上，傳統 Si MEMS 的抖動大約是石英的兩倍——不是矽諧振子爛，是「低頻諧振 + 大 PLL」這條合成鏈把底噪墊高了。
順帶兩個延伸:其一，MEMS 還有「頻率會飄」的問題，因為矽的頻率溫度係數約 −30 ppm/°C(石英的數十倍)，要靠片上溫度感測去數位補償，補不乾淨就留下殘餘溫漂與遲滯。其二，BAW 之所以能用矽基做到超低抖動(BAW 時脈可報到 17 fs)，正是因為它在 GHz 直接諧振、幾乎不倍頻，繞過了 MEMS 那條合成鏈——它已經不是「改良 MEMS」，而是換了諧振子物理。
這三種做法的差異，用一張圖就能一次看懂——諧振子怎麼來、要不要 PLL 倍頻、抖動量級各落在哪:
而把它們的相位雜訊(頻率響應)實際疊起來看，差異更具體:
3. 對信號完整性的衝擊:從相位雜訊到眼圖
相位雜訊不是學術數字，它會用兩條路徑啃你的鏈路。
第一條:相位雜訊 → 隨機抖動(RJ)→ 眼圖閉合 → 誤碼率上升。把相位雜訊在 12 kHz–20 MHz 積分，就得到 RMS 相位抖動，再除以載波頻率換成時間抖動(fs)。這個抖動是 common/correlated 成分，CDR 不一定追得掉，殘餘直接吃水平眼寬。
第二條:頻率漂移 → ppm offset → CDR 追蹤負擔。MEMS 的溫漂與遲滯會吃掉收發兩端的頻率偏移預算，並在溫度變化時逼 CDR 持續重追，劣化抖動容忍度。
把抖動換算到實際影響，工程上常用的橋樑是:在 BER 1e-12 下，峰對峰總抖動(TJ)≈ 14.07 × RJ(RMS)。這就是為什麼一顆看起來「才幾十 fs」的時鐘，放到 224G 的 UI 裡會被放大成有感的眼寬損失。下一節我們直接用六顆真產品把這條鏈算完。
4. 實戰 benchmark:六顆 312.5 MHz 級時鐘對決
主角擴成六顆，橫跨四種做法，全部落在 400/800G/1.6T 光模組的參考時鐘等級:
石英差動 XO(同一個 socket 的主流):
S-company(石英差動 XO):原生 312.5 MHz，LVDS，3.3 V，−40~105°C，±25 ppm，相位抖動 30 fs typ / 50 fs max(12k–20M)，38 mA，2.0×1.6 mm。
E-company(石英差動 XO):SPXO + 溫補 IC，25–500 MHz，±20 ppm(含 10 年老化)，首頁 38 fs typ @156.25；分頻段裡 >212 MHz 段 50 fs max。
K-company(石英差動 XO):高產能新進攻擊者(近期量產)，industry-leading 30 fs，跟 S-company 正面對撞。
MEMS XO:
T-company(MEMS XO):矽 MEMS 諧振子、可程式差動 XO，50–625 MHz 多頻、多輸出、可調擺幅，PSNR 9 fs/mV。首頁打 41 fs——但那是廠商自家的窄帶演算法(4 MHz 高通 / 16 MHz 低通)；同樣 12k–20M 標準帶下是 72 fs typ / 100 fs max。
IC 級(內建諧振子或合成器，不是裸 XO):
W-company(BAW clock-IC):內建體聲波(BAW)諧振子，17 fs 級，直攻 224G 與 coherent。
R-company(合成器 IC):25 fs-rms 系統值，明確支援 112G/224G SerDes。
先把六顆的關鍵規格擺在同一張表上:
第一個陷阱在這裡被放大:fs 要用「同一把尺」才能比，而且要先看清它是哪一類產品。 T-company 的 41 fs 是窄帶演算法、72 fs 才是同帶(12k–20M)；W-company 17 fs、R-company 25 fs 是 IC／系統級數字，不是裸 XO——拿它們直接跟石英 XO 的 30/38 fs 並排，等於拿「系統成績單」比「單一零件」。把同帶的裸 XO 拉齊，排序是 S-company 30 ≈ K-company 30 < E-company 38 < T-company 72；再加上 IC 級，最低是 W-company BAW 17 < R-company 25。
我們用了什麼資料:
S-company:datasheet 相位雜訊表 + 抖動(原生 312.5)。
E-company:datasheet 156.25 相位雜訊圖 + 分頻段抖動(>212 MHz 段 50 fs max)。
K-company / T-company / W-company / R-company:各自官方公布的 headline 12k–20M(或等效)抖動值(30 / 72 / 17 / 25 fs)。
做了什麼假設:
相位雜訊圖中，皆為重建曲線——形狀採各自做法(石英／MEMS／BAW／合成器)的典型特性，整體位準校正到該產品的 headline 12k–20M RMS 抖動，非逐點實測。
TDECQ 計算採 224G/lane = 224 Gb/s = 112 GBd，UI 8.93 ps(下一節點 448G/lane = 224 GBd)。
量測鏈為 IEEE 風格 4 階 Bessel-Thomson 參考接收濾波(3 dB = 0.5×baud)+ 5-tap T-spaced MMSE RxFFE。
σ_eq 取 0.45 與 0.55 UI 雙切片，目標 SER 2.4e-4(KP4 FEC RS(544，514)，Qt = 3.414)；TDECQ = 10·log₁₀(σ_ideal / σ_eq)，σ_ideal = OMA_outer /(6·Qt)。
六顆 TDECQ 一律只餵各自 headline 抖動、用同一條管線算，僅計參考時鐘貢獻(無雷射 RIN/ER、單通道)，屬 near-compliant 示意，非實驗室合規量測。W/R-company 為 IC 級，與石英/MEMS 裸 XO 不同產品類，並列僅供抖動量級對照。
一句話:datasheet 的 fs 是起點不是終點——先確認量測帶一致、再確認是不是同一類產品，最後才往下算它對眼圖的真實影響。
5. 陷阱二:時鐘要「看過 equalizer」才算數
現在進入最反直覺、也最值錢的一段。
先教你怎麼看 PAM4 眼圖與 TDECQ。PAM4 有四個電平、疊起來是三個上下相疊的子眼。橫軸是時間、以 UI 為單位，一個 UI 就是一個符元的時間(112 GBd 時 = 8.93 ps)。圖上那三條白色虛線 D0/D1/D2 是三個判決門檻，接收端就靠它們把四階分開。兩條青色虛線是 TDECQ 的量測時間點(0.45 與 0.55 UI)，標準規定在這兩個切片上看眼睛被閉合多少。
TDECQ(Transmitter Dispersion Eye Closure Quaternary)用一個 dB 數字描述「這個發射機的眼，比理想眼閉合了多少」:做法是找出一個雜訊量 σ_eq，讓加上它之後在目標 SER(2.4e-4)下剛好過關，再跟理想發射機能容忍的雜訊 σ_ideal 相比。TDECQ 越大 = 眼越閉 = 越糟；400G-DR4 / 800G per-lane 這一級的合規上限是 3.4 dB。
關鍵來了。我們先用「只有 BT 參考濾波、沒有 RxFFE」算一次:六顆的眼全是關的(TDECQ 直接爆表)。這不是時鐘的錯——是 0.5×baud 的參考濾波本身就會把 112 GBd 的 PAM4 眼壓到看不見，這正是為什麼 TDECQ 的量測方法本身就規定要包含一顆 5-tap 接收端等化器。
於是加上 5-tap MMSE RxFFE，眼睛被等化器救回來，真正的數字浮現:
312.5 MHz 產品 | 類別 | TDECQ @112 GBd(BT4 + 5-tap RxFFE) |
W-company(17 fs) | BAW clk-IC | 1.04 dB |
R-company(25 fs) | 合成器 IC | 1.04 dB |
S-company(30 fs) | 石英 XO | 1.04 dB |
K-company(30 fs) | 石英 XO | 1.04 dB |
E-company(38 fs) | 石英 XO | 1.04 dB |
T-company(72 fs) | MEMS XO | 1.07 dB |
看出問題了嗎？六顆的 headline 抖動橫跨 17 到 72 fs(差超過 4 倍)，但過了標準的 BT + RxFFE，TDECQ 貢獻幾乎全擠在 1.04–1.07 dB，遠在 3.4 dB 上限之內。等化器把參考時鐘的抖動差異吃掉了一大半——即便如此還是可以看出MEMS XO的方案稍稍高了0.03 dB。 在今天的 224G/lane，從 TDECQ 的角度看，參考時鐘對於產品的表現開始有些微的差異，在現今AI 數據中心對光模塊的品質，功耗要求極高的情況下，這0.03 dB可能不再是過去的0.03 dB。另外還要考慮它們其他的差異點(交期、頻率彈性、抗振、PSNR、成本)。特別是在交期，在現在光通訊產品強烈拉貨需求的狀態下，過去傳統的MEMS方案也會面臨挑戰。
6. 陷阱三:時鐘的重要性，在下一個 baud 節點才真正引爆
如果故事停在「時鐘不是瓶頸」，那會誤導你。因為前面那個結論有一個隱藏條件：112 GBd。
把同樣的計算推到下一個 baud 節點——448G/lane，也就是 224 GBd、UI 砍半到 4.46 ps——差距就打更開了:
產品 | 類別 | TDECQ @112 GBd | TDECQ @224 GBd |
W-company(17 fs) | BAW clk-IC | 1.04 dB | 1.04 dB |
R-company(25 fs) | 合成器 IC | 1.04 dB | 1.05 dB |
S-company(30 fs) | 石英 XO | 1.04 dB | 1.05 dB |
K-company(30 fs) | 石英 XO | 1.04 dB | 1.05 dB |
E-company(38 fs) | 石英 XO | 1.04 dB | 1.09 dB |
T-company(72 fs) | MEMS XO | 1.07 dB | 1.25 dB |
(對照)劣質時鐘 259 fs | — | 1.66 dB | 眼閉合 / 失效 |
baud 翻倍，UI 砍半，同樣的絕對抖動(fs)在 UI 裡佔的比例就翻倍，等化器也越來越難救。到 224 GBd 排序才浮現:W-company(BAW)1.04 穩如泰山、R/S/K-company 1.04–1.05、E-company 1.09、T-company 1.25——BAW 與頂規石英在下一個 baud 節點拉開身位。而一顆 259 fs 的劣質時鐘在 112 GBd 還能用(1.66 dB)，到 224 GBd 直接讓眼閉合、FFE 也救不回來。
這正好回答了開頭那個問題——「為什麼 1.6T/3.2T 之後 clock 越來越關鍵?」答案是：進入到1.6T的時代開始有些微差距，到了3.2T clock的規格主導了更多的產品表現。你今天為 800G/1.6T 選時鐘，六顆差異不大；但你若在為 3.2T 之後、單通道往 200+ GBd 走的平台預留設計裕度，參考時鐘的純度「決定生死」。這也是為什麼超低抖動的石英與 BAW(17 fs 等級)會在最頂規的位置卡位，而這條路線的延伸，可參考我們在 用 plasmonics 拆牆:3.2T 之後的續命解 對更高 baud 世代的討論。
7. 總結
把三個陷阱收成一套可用的判讀框架:
第一，看到 fs 先問「哪一把尺、哪一類產品」——窄帶演算法跟 12k–20M 不能混比(T-company 的 41 fs 與 72 fs 是同一顆的兩種講法)，IC 級的 17/25 fs 也不能直接跟裸 XO 的 30/38 fs 並排。
第二，看抖動要看過 equalizer——在 224G/lane，經過標準 BT + 5-tap RxFFE，六顆的 TDECQ 都收斂在 ~1.04 dB，差異仍微幅(MEMS 略高)。
第三，時鐘的重要性會隨 baud 引爆——到 448G/lane 差距才打開，劣質時鐘直接失效。
落到選型，先分清產品類:要做到 224G/448G 最頂規的純度，W-company 的 BAW(17 fs)與 R-company 的合成器 IC(25 fs)是 IC 級答案；裸 XO 這層，S-company 與 K-company 兩顆 30 fs 石英並列最強，E-company 38 fs 次之。要頻率彈性、短交期、抗振抗熱與最佳 PSNR，T-company 用「約 2 倍抖動」換這些系統價值——而在今天的 baud 下這個代價幾乎不影響 TDECQ；但別忘了它真實是 72 fs(12k–20M)，不是首頁的 41 fs。
更大的一句話:在這個產業裡，參考時鐘長期是被忽略的環節，因為它便宜、因為等化器一直在幫它擦屁股。但 baud rate 不會停。當單通道往 200+ GBd 走，等化器的橡皮擦會越來越短——那一天，你今天選的這顆「最不起眼的零件」，會第一個決定你的光模組過不過關。
最後一個必要的提醒:本文所有的相位雜訊曲線、抖動換算與 TDECQ，都是建立在一連串假設上的簡單數學運算(詳見第四節「資料與假設」)。TDECQ 也只計參考時鐘貢獻、未含雷射與真實光通道。所以這份 benchmark 的價值在於「相對量級」與「判讀框架」，不是絕對的合規數字。
若有任何環節算錯或假設不合理，非常歡迎指教；也歡迎大家提供更完整的實測數據(尤其各家 312.5 MHz 的官方相位雜訊表)，我可以用同一套模型重跑，把這份比較做得更準。
參考資料
各家 312.5 MHz 級參考時鐘產品規格書(石英差動 XO、MEMS XO、BAW clock-IC、合成器 IC)。
SerDes 參考時鐘抖動需求應用筆記(112G / 224G PAM4)。
IEEE Std 802.3，TDECQ 量測方法與參考接收機(Bessel-Thomson + RxFFE)定義，Clause 121/122。
OFC 2026，MW2「Market Status and Enabling Technologies of 1.6 Tbps and Beyond」議程紀錄。
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