MaxLinear 的轉型已經寫進損益表：基礎設施年增 210%，GAAP 營益率從 −32.7% 翻到 +13.9%。1.6T 讓 DSP 單價翻倍再綁一顆 TIA，但預付晶圓款讓營運現金流轉負——真正的瓶頸在晶圓廠，不在需求。

448G 電介面第一次沒有單一調變：OIF 讓 LR 走 PAM6、LPO 走 PAM4，VSR 還要研究。真正決定答案的不是 SerDes，而是連接器頻寬能否在時程內跨過 112 GHz。

Marvell 用 3nm FinFET 把 212.5Gbps SerDes 推到 54.7dB reach 與 2.05pJ/bit，成為同速率下公開發表最遠也最省的一顆。過去要 reach 就得犧牲功耗的鐵律，被共享 PLL 加重度 DSP 等化打破。這對 1.6T 機櫃的線長與功耗預算，是一次結構性的鬆綽。

17、25、30、38、72 fs——六顆 312.5MHz 級時鐘的 datasheet 數字至少有兩個會騙你。過了接收端等化器後,它們的 TDECQ 幾乎一樣。真正的時鐘瓶頸,要到 448G/lane 才引爆。

矽光子聲量蓋過 VCSEL，但 Intel 用 0.9 pJ/b 的 108G PAM4 證明：在短距、低功耗的 CPO 場景，VCSEL 仍是被低估的省電路線。本文逐段、逐圖讀完這篇 CICC 2026 論文，並點出 VCSEL CPO 要量產還差的三哩路：等化、封裝、熱。

黃仁勳宣告「運算被拆解」，Matt Murphy 補上那張缺的物理時刻表：AI 的下一個瓶頸是連接，而決勝點是一道正在移進機架的銅牆。頻寬每翻一倍、銅距離砍半，到 400G/lane 銅連一個機架都接不滿，CPO 就被物理逼著從 PPT 變成出貨。

AI 算力狂飆帶動 3.2T 光通訊時代來臨！本文深度解析 Mitsubishi Electric 最新論文，看他們如何透過 0.8um 極限高台地 EML 晶片設計，搭配創新的 Glass-AlN 混合基板與去打線封裝技術，成功突破 100GHz 頻寬天險，為下一代 CPO 與 GPU 叢集鋪平道路。

單波 400G 時代來臨！Coherent 在 OFC 2026 展示了頻寬破 100 GHz 的 InP 組件，如何在維持低 TDECQ 的同時，克服 5 dB 的靈敏度懲罰？這是一場關於 AI 算力互連的極限挑戰，深度解析 IM/DD 技術的商業與技術權衡。

Broadcom 揭曉 200G VCSEL 最新突破！實測 35 GHz 高頻寬與 1 pJ/bit 極致能效，搭配全新 NPO 架構，正準備在 AI Scale-Up 網路中徹底取代傳統銅纜。

AI 算力需求迫使乙太網路進化，OFC 2026 正式啟動 400G per lane 研究。Meta、Cisco 與 Synopsys 專家同台揭秘：在功耗與空間極限下，1.6T 與 3.2T 網路如何透過多元技術工具箱實現擴張？