VLSI2026｜技術文章分析｜Marvell 用 3nm FinFET 把 212.5Gbps SerDes 推到 55dB reach、2.05pJ/bit：全世界最遠、最省的那一顆

Marvell 在 2026 VLSI 端出一顆 3nm FinFET 的 4-lane PAM4 收發器，單通道跑 212.5Gbps，撐得住 54.7dB 的 bump-to-bump 通道損耗，這是目前這個速率下公開發表過最遠的電氣連接。更狠的是能效：類比端只吃 2.05pJ/bit，同時是同速率下公開最省電的一顆。發射端量到 36dB 的 SNDR、0.97 的 RLM、50fs 的積分抖動，全部是頂規。這顆晶片重要的原因不是某個單項數字，而是它同時做到「最遠」和「最省」——這兩件事在 SerDes 設計裡通常是互相打架的。

1. 論文背景：為什麼一顆 SerDes DSP 值得整個光通訊圈盯著看

這不是一篇談雷射、談矽光子的論文，它談的是更底層、更容易被忽略、但整個 1.6T 世代都踩在上面的東西——電訊號要怎麼在晶片與晶片之間、在 PCB 與封裝之間，用最少的電、跑最遠的距離。這篇論文是 Marvell Semiconductor 發表於 2026 IEEE VLSI 技術與電路研討會，標題是《A 2.05pJ/bit, 212.5Gbps DSP based Transceiver with 55dB Reach in 3nm FinFET》。作者橫跨 Santa Clara、台灣竹北、印度 Bangalore 與紐約 Fishkill 四個設計中心，晶片在台積電（TSMC）3nm 製程流片。過去大家用「排除法」在解這個題：要嘛犧牲 reach 換低功耗，要嘛狂灌功率換遠距離。這篇論文的立場是——三個維度可以同時贏，只要架構選得夠聪明。

2. 核心問題：一句話

在 212.5Gbps 這個速率下，如何用一顆共享 PLL、DSP-based 的架構，同時做到全世界最遠的 reach（54.7dB）與最省的能效（2.05pJ/bit），而不在抖動、線性度或面積上付出代價？

3. 架構全景：Figure 1-3，共享 PLL 與那個被迫發明的 CDR

Figure 1 展示了整顆 4-lane 收發器的頂層配置。四組發射器（TX）與四組接收器（RX）由「兩顆 PLL」共同驅動，而不是每個 lane 各配一顆。這個共享 PLL 的設計選擇一舉換來面積效率，同時避開了多顆 PLL 之間互相干擾（PLL crosstalk）的效能問題。這裡用的是類比 PLL，內含雙線圈、雙尾二次談振共振的 LC-VCO，專門用來產生低抖動時鐘。共享 PLL 是省面積、省功耗的關鍵一步，但它會把難題丟給接收端的時鐘資料回復（CDR），這正是論文後半段技術創新的起點。

Figure 1：4-Lane transceiver configured with shared PLL｜圖片來源：A 2.05pJ/bit 212.5Gbps DSP-Based Transceiver with 55dB Reach in 3nm FinFET（VLSI 2026）- Figure 1

Figure 2 展示了接收端（RX）的完整方塊圖，橫跨類比前端與 DSP 子系統。這顆晶片是 ADC-based receiver：類比訊號進來後，交給數位訊號處理（DSP）去做等化。等化前端是三級 CTLE（連續時間線性等化器）；接著是 16 路取樣網路搭配 ADC 緩衝，每個取樣網路驅動 8 顆 sub-ADC，總共是 128 顆時間交錯的 SAR ADC，每顆最高跑到 875Ms/s。數位這邊，DSP 由一個 29-tap 前饋等化器（FFE）、一個 1-tap 決策回授等化器（DFE），最後串一級最大似然序列偵測器（MLSD）組成。這套重兵配置正是為什麼它能撐住 54.7dB 這種變態損耗的通道。

Figure 2：RX block diagram with analog and DSP subsystem｜圖片來源：A 2.05pJ/bit 212.5Gbps DSP-Based Transceiver with 55dB Reach in 3nm FinFET（VLSI 2026）- Figure 2

Figure 3 展示了 RX 單通道的時鐘架構，也就是那個「被共享 PLL 逗出來」的 CDR 設計。既然全晶片共用 PLL，每個 RX lane 就必須自己有辦法微調取樣相位，論文的答案是「每 lane 一組相位內插器（PI）」。每個 RX lane 內用一個 2 級、8 相位的延遲鎖定迴路（DLL）去驅動一個 CML 相位內插器；DLL 先產生正交相位，再展開成 8 個 45 度間隔的相位。論文特別點名一個高速接收機的隱形殺手：當 PI 的碼在旋轉時，CDR 的非線性會表現成確定性的圖樣抖動，他們的解法是用相位偵測電路去估 90 度與 45 度的相位誤差，再用 de-skew 緩衝器修正。

Figure 3：RX-lane clocking: DLL-PI CDR architecture｜圖片來源：A 2.05pJ/bit 212.5Gbps DSP-Based Transceiver with 55dB Reach in 3nm FinFET（VLSI 2026）- Figure 3

4. 相位校正的實證：Figure 4

Figure 4 展示了前一段那套相位校正到底有沒有用，用最直接的方式——量測不同 ppm 頻率偏移下的位元錯誤率（BER）。沒有相位校正時，BER 會隨著 ppm 偏移拉大而明顯惡化；一旦加上相位校正，這條隨 ppm 惡化的曲線被「壓平」了。真實系統裡收發兩端的參考時鐘永遠有 ppm 級的頻差，一顆 CDR 若在高 ppm 就垮，等於在資料中心的實際部署裡不可用。這張圖把「共享 PLL 架構在實務上站得住腳」這件事釘死了。

Figure 4：Measured BER performance across frequency offset (ppm) with and without phase calibration｜圖片來源：A 2.05pJ/bit 212.5Gbps DSP-Based Transceiver with 55dB Reach in 3nm FinFET（VLSI 2026）- Figure 4

5. 發射端解剖：Figure 5-6，21-tap FIR 與那顆 8-bit DAC

Figure 5 展示了 TX 的架構方塊圖。這顆發射器的兩大支柱：等化與時鐘。TX 的 DSP 等化用了一個 21-tap 的 FIR 濾波器來補償長尾的符號間干擾（ISI）；核心 DAC 是 8-bit（6-bit 二進位 + 2-bit 溫度計碼）。時鐘路徑則是：差分 PLL 時鐘先經過含工作週期校正（DCC）的 CML 緩衝，轉成正交相位餵進 PI，再經一個除 2 級；這些除頻後的時鐘去驅動最終的多工器與 64:4 序列化器。發射端要把 SNDR、RLM、抖動全部做到頂規，靠的是「DSP 等化 + 高解析 DAC + 全鏈抖動抑制」三者疊起來。

Figure 5：TX architecture block diagram｜圖片來源：A 2.05pJ/bit 212.5Gbps DSP-Based Transceiver with 55dB Reach in 3nm FinFET（VLSI 2026）- Figure 5

Figure 6 展示了 TX-DAC 的電路細節與 1UI 脈衝的生成方式。正交時鐘先進「時間偏斜調整」區塊，在 DAC 裡形成 AC 耦合的 1UI 寬脈衝；這些脈衝取樣並多工資料到 pre-driver，最後驅動輸出級。4:1 DAC 由時間交錯的差分 8-bit DAC slice 組成，四個 slice 的輸出電流相加成最終輸出電流，再經 T-coil 與電阻負載做頻寬優化。電流模式 DAC 驅動器這條路線，正是它能兼顧高頻寬（>64GHz）與低抖動的物理基礎。

Figure 6：TX DAC circuit diagrams and 1UI-pulse generation｜圖片來源：A 2.05pJ/bit 212.5Gbps DSP-Based Transceiver with 55dB Reach in 3nm FinFET（VLSI 2026）- Figure 6

6. 量測數據：Figure 7-9，眼圖、reach 與抖動容忍度

先給一個時鐘品質的背景：在時鐘圖樣測試下，26.6GHz 處量到的積分 RMS 抖動只有 50fs（100Hz 到 Nyquist、4MHz CDR），涵蓋 PLL、時鐘傳遞與發射器的全部貢獻；量到的確定性抖動（Dj）與總抖動（Tj）分別是 264fs 與 971fs。

Figure 7：TX eye measurement, SNR 36.07dB, RLM 0.97｜圖片來源：A 2.05pJ/bit 212.5Gbps DSP-Based Transceiver with 55dB Reach in 3nm FinFET（VLSI 2026）- Figure 7

Figure 7 展示了 TX 在 212.5Gb/s、PRBS-13 圖樣下的發射眼圖。量到的 SNDR 達 36dB（36.07dB）、RLM 為 0.97，抖動 Jrms 為 6.6mUI、J3u 為 54mUI；發射器頻寬超過 64GHz，標稱輸出擺幅 900mV。RLM 0.97 這個數字尤其關鍵——PAM4 有四個電平，RLM 衡量這四層間距的均勻度，越接近 1 越理想，0.97 是非常乾淨的四電平。一顆能同時把 SNDR、RLM、抖動壓到這個等級的發射器，等於把訊號完整性的預算留給了通道。

Figure 8：Slicer for 54.7dB channel, Transceiver performance vs. loss｜圖片來源：A 2.05pJ/bit 212.5Gbps DSP-Based Transceiver with 55dB Reach in 3nm FinFET（VLSI 2026）- Figure 8

Figure 8 展示了接收端在最嚴苛通道下的成績，也是這篇論文的招牌數字。在 54.7dB 損耗下，pre-FEC BER 為 1.7e-7；測試用了多段可變走線長度來涵蓋不同 reach 與損耗目標，並做了「多 lane 併發測試」以模擬真實的串擾條件——這個 54.7dB 成績是「四個 lane 全開」下量到的，不是單 lane 作弊。54.7dB 是這個速率下公開發表過最遠的電氣 reach——這決定了下一代 AI 機櫃裡，銅纜或 PCB 走線可以拉多長而不必提早換成光。

Figure 9：JTOL measurement results at different frequency offsets (ppm) showing margin from the mask, 30dB channel｜圖片來源：A 2.05pJ/bit 212.5Gbps DSP-Based Transceiver with 55dB Reach in 3nm FinFET（VLSI 2026）- Figure 9

Figure 9 展示了抖動容忍度（JTOL）的量測結果。在 30dB 通道、不同 ppm 頻率偏移下做 JTOL 測試，量到的曲線相對於規範遮罩（mask）有穩健的餘裕。這直接呼應了 Figure 4——相位校正讓 CDR 在大 ppm 偏移下仍站得住，JTOL 就是它的壓力測試成績單。JTOL 過關代表這顆晶片不只在實驗室的理想條件下漂亮，在真實部署的時鐘漂移與抖動注入下也可靠。

7. 晶片實體與同儕對比：Figure 10 與 Table I

Figure 10：Chip Micrograph, fabricated in TSMC 3nm｜圖片來源：A 2.05pJ/bit 212.5Gbps DSP-Based Transceiver with 55dB Reach in 3nm FinFET（VLSI 2026）- Figure 10

Figure 10 展示了在台積電 3nm 流片的晶片顯微照（die micrograph）。它對應 Table I——這顆晶片含 PLL 的類比面積為每 lane 0.62mm²。0.62mm² 在同儕裡屬於偏小的一群，這才讓「高密度整合」不只是口號。

Table I 把這顆晶片放到與三顆 ISSCC 2025 同速率（212.5Gb/s）收發器的對照裡，扁平化成文字如下。

看這張表要抓兩個欄位：reach 那一列，54.7dB 是全場最遠；功耗那一列，2.05pJ/bit 是全場最省。其他三顆各有取捨——[3] 的 BER 最漂亮（1.8e-10）但 reach 只有 40dB、面積爆到 1.63mm²；[2] 功耗次低（2.2pJ/bit）但 reach 只到 46dB。只有這顆同時站上「最遠 + 最省」兩個頂點，而且它的 54.7dB 還是四 lane 全開下量的。3nm 製程當然幫了大忙，但架構（共享 PLL、DSP 等化、DLL-PI CDR）才是把這兩件事湊到一起的原因。

8. 技術亮點：兩個最值得記住的創新

第一，共享 PLL 配 per-lane DLL-PI CDR。共享 PLL 天生省面積、省功耗，但代價是每 lane 失去獨立時鐘微調能力；論文用「每 lane 一組 DLL 驅動 CML PI + 相位校正」補回這個能力，還額外解掉了 PI 旋轉造成的確定性圖樣抖動。Figure 4 與 Figure 9 兩張量測圖是這個創新的雙重背書。第二，128 顆 SAR ADC + 29-tap FFE + MLSD 的重度 DSP 等化。這是它敢挑戰 54.7dB 的底氣。當通道損耗大到眼圖幾乎閉合，類比等化再怎麼堆也不夠，必須把訊號數位化後用夠深的 FFE 加序列偵測去挖回資訊，能付得起靠的正是 3nm 的能效。

9. 產業連結：這顆晶片離量產有多遠、誰在受益

這是一篇來自 Marvell 的 silicon 論文，不是純學術的概念驗證——量測數據、四 lane 併發測試、晶圓級 loopback 測試機制都到位，代表它已經站在「可產品化」的門檻上。直接受益的是 800G/1.6T 光模組與大型交換 ASIC。這顆收發器同時支援「超長距電氣連接」與「直接光整合」，既能當機櫃內銅纜/走線的 retimer/SerDes，也能當光引擎前面那一段電訊號的 DSP。對正在從 800G 衝向 1.6T、規劃 3.2T 的整個供應鏈來說，這種「電氣 reach 更遠、每 lane 更省電」的 SerDes，直接放寬了系統拓撲的設計空間。

總結

這顆晶片的歷史定位很清楚：它是 212.5Gbps 世代裡，第一顆把「最遠 reach」和「最省能效」同時拿下的電氣收發器，而且用的是 3nm 加一套聪明到近乎叛逆的架構選擇。它給整個產業的訊號不是「SerDes 又快了一點」，而是「PPA 三角不必再犧牲」——過去要 reach 就得付功耗、要低功耗就得縮 reach 的那條鐵律，被共享 PLL + DLL-PI CDR + 重度 DSP 等化這套組合拳打破了。而當電域的 reach 被推到 54.7dB 這麼遠，光與電的分界線該畫在哪，也就得重新談了。

參考資料

論文標題：A 2.05pJ/bit, 212.5Gbps DSP based Transceiver with 55dB Reach in 3nm FinFET。作者：M. Gambhir, A. Mostafa, R. Chen, F. Chu, Z. Guo, X. Han, M. Hasan, A. Hassan, E. Hsiao, A. Lahiri, Z. Li, P. Liu, F. Lu, K.-M. Lu, P. Ramakrishna, M. Shannon, U. Shukla, A. Singh, M. Singh, Y.-P. Su, D. Visani, D. Zhou, H. Wang, K. Chang（Marvell Semiconductor Inc.）。會議：2026 IEEE Symposium on VLSI Technology and Circuits，2026。DOI：10.1109/VLSITECHNOLOGYANDCIR65830.2026.11577411。