VLSI2026｜技術文章分析｜NVIDIA 用一顆差分 TIA 榨出 -17.3dBm 靈敏度：直接偵測光接收機的一次反常識設計

在 AI 集群裡，光鏈路的功耗有很大一塊不是花在接收機本身，而是花在「為了餵飽這顆接收機而點亮的雷射」。NVIDIA 在 VLSI 2026（C20.2）發表的這顆 32Gb/s 光接收機，把光電二極體平常被接地浪費掉的陰極那一端電流也拿來用，湊成一顆差分跨阻放大器（Differential TIA）。代價是 TIA 的功耗與面積都翻倍，換來的是靈敏度提升約 √2 倍。最終成績是 PD 端 OMA 靈敏度 -17.3dBm（32Gb/s）／-18.9dBm（28Gb/s）、能效 0.484pJ/b，用 7nm FinFET EIC 3D 堆疊在 65nm 矽光子 PIC 上（Cu-Cu 混合鍵合）。這不是一顆炫技的接收機，而是一次「用電路面積換系統級雷射功耗」的精算。

1. 論文背景：為什麼一顆接收機值得看

發表單位是 NVIDIA（Santa Clara／Ridgefield／Durham 三地團隊），第一作者 Georgios Kalogerakis，發表於 2026 IEEE Symposium on VLSI Technology and Circuits，屬於 C20「下一代光收發機」專題的第二篇（C20.2）。同一個 C20 場次，NVIDIA 一口氣丟了兩顆 32Gb/s 的 3D 堆疊接收機：一顆走差分 TIA（就是本文這顆，C20.2），另一顆走自定時判決回饋等化（Self-Timed DFE）（C20.4）。兩顆的共同目標都是同一件事——在雷射功耗主導的短距光鏈路裡，把接收靈敏度往上多擠幾個 dB。這篇談的是差分 TIA 這條路。

這件事為什麼現在重要？因為當光引擎被搬到離運算晶片越來越近的地方（近封裝、封裝內），鏈路預算被壓得很緊，接收靈敏度每改善 1dB，就可能省下前端雷射的一截功率，或放寬一點光鏈路損耗預算。接收機的價值，正在從「本地 pJ/b 好不好看」轉向「能不能降低整條鏈路的雷射開銷」。

Figure 1：差分 TIA（右）相對單端 TIA（左）的訊噪比優勢——同時取用 PD 兩端交流電流，訊號翻倍、雜訊只增 √2｜圖片來源：A 32Gb/s Optical Receiver utilizing a Differential TIA…（VLSI 2026, C20.2）- Figure 1

2. 核心問題：直接偵測為什麼「浪費」了半條電流

先講清楚這篇要解的問題，一句話：直接偵測光接收機，習慣上只用了 PD 的一端。在相干偵測系統裡，平衡式 PD 天生就是差分的，接一顆差分 TIA 很自然。但在資料中心大量使用的直接偵測鏈路裡，通常只用單顆 PD，接的 TIA 本質上是單端電路——只取 PD 陽極的光電流，陰極那端的交流電流就被偏壓電路吃掉了。

論文提出的反問是：如果我把陰極端的交流光電流也拿來用呢？理論很乾脆——訊號在差分輸出上可以近似翻倍，而兩顆 TIA 引入的是不相關的隨機熱雜訊，只按 √2 增加，於是訊噪比（SNR）提升 √2，靈敏度也跟著改善同樣倍數。這裡有個關鍵前提：這個 √2 的好處只對 TIA 熱雜訊有效，對 PD 散粒雜訊或雷射相對強度雜訊無效。為什麼還值得做？因為資料中心的光接收機，雜訊本來就以 TIA 熱雜訊為主。這個限制在這個應用場景剛好不痛。

3. 為什麼以前沒人這樣做：陰極偏壓這道牆

如果這麼好，為什麼直接偵測一直是單端天下？因為陰極要跑高速，就得吃很高的反向偏壓，而這個電壓遠高於 TIA 輸入能接受的準位。過去幾種嘗試都各有硬傷：其一，在陽極節點直接做單端轉差分——結果 SNR 比單端還糟；其二，直接把陰極節點交流耦合——這解決了偏壓不相容，卻嚴重限制接收機的低頻截止（LFC）；其三，想靠加大交流耦合電容來壓低 LFC——但大電容的寄生電容會把差分 TIA 的好處吃回去；其四，用堆疊式差分 TIA——可行，但需要兩組穩壓器加陰極側的 deep n-well，成本與複雜度都上去了。換句話說，這道題卡的不是「要不要用陰極」，而是「怎麼在不犧牲低頻響應、不多塞穩壓器的前提下用陰極」。

4. 解法核心：一個 650fF 的寬頻位準移位器

NVIDIA 的答案，關鍵落在兩個設計選擇上。第一，讓 PD 陰極偏壓電路在所有關注頻段都呈現比陰極側 TIA 輸入更高的阻抗，這樣交流光電流才會乖乖流進 TIA 而不是被偏壓電路分走。第二，在陰極側 TIA 前面放一個寬頻位準移位器，把偏壓電壓拉到 TIA 能接受的準位。這個位準移位器用一組並聯的 R_LS、C_LS 網路實作。只要 R_LS 低於陰極偏壓元件的輸出阻抗，這個電路就能一路工作到極低頻，不需要很大的 C_LS。論文裡 C_LS 只用了 650fF——小到可以直接用 MOM 電容、還不必動到下層金屬，寄生電容因此壓在 C_LS 的 0.5% 以下。這一步是整篇的靈魂：它繞開了「交流耦合大電容→寄生毀掉差分好處」的死結。

圖片說明：Figure 2：本設計提出的差分 TIA 電路——輸入共模迴路設定 PD 陰極電壓，陰極側經寬頻位準移位器後進入第二顆 TIA｜圖片來源：VLSI 2026, C20.2 - Figure 2

兩顆 TIA 幾乎一模一樣，只有一處刻意不對稱：陰極側 TIA 的回饋電阻 R_f1 高了 5%，用來補償陰極節點比陽極多出來的電容所造成的高頻損失。陰極側的直流消除迴路則負責設定所需的位準移位電流 I_LS，讓 V_cathode − I_LS·R_LS = 0.5VDD。以 V_cathode 1.65V、R_LS 16kΩ、VDD 0.85V 代入，目標電流約 76μA。這些數字說明這顆 TIA 是被「單一電源、低額外電流」這條紀律綁著設計的。

5. 阻抗怎麼配：陽極、陰極與偏壓 PMOS 的角力

Figure 3：陽極側／陰極側 TIA 輸入阻抗，與 PD 陰極偏壓 PMOS 的阻抗對比——偏壓電路阻抗必須高於 TIA 輸入阻抗｜圖片來源：VLSI 2026, C20.2 - Figure 3

這張圖展示了設計成立的物理條件：陰極偏壓 PMOS 呈現的阻抗，要在整個頻段都高於陰極側 TIA 的輸入阻抗，交流電流才會優先進 TIA。這是前一段「偏壓電路要夠高阻抗」那句話的量化版本，也是這顆差分 TIA 不靠交流耦合大電容就能運作的根據。

Figure 4：阻抗與轉阻頻率響應模擬——個別 TIA、差分 TIA 與整個類比前端（AFE）的 |ZT| 曲線，並可讀出 2.5MHz 的低頻截止｜圖片來源：VLSI 2026, C20.2 - Figure 4

這張圖展示了兩件事：上半證明陰極偏壓電路的阻抗確實壓過 TIA 輸入阻抗（設計前提成立）；下半則畫出個別 TIA、合成後的差分 TIA、以及整個類比前端的轉阻 |ZT| 隨頻率的變化。文中提到的 2.5MHz LFC 就是從這裡讀出來的——而且論文特別註明，這個 2.5MHz 是面積限制下的取捨，架構本身沒有任何東西擋著它做到幾百 kHz。這是一個很誠實的伏筆：真要壓低 LFC，還有空間。

6. 完整電路：offset 要在取樣前就清掉

接收機完整電路——多組 current DAC 在資料進入解序列器（DES）取樣前，先消除兩條 TIA 路徑之間的偏移｜圖片來源：VLSI 2026, C20.2 - Figure 5

這張圖展示了訊號從 PD 到位元判定的完整鏈路。重點在兩個地方：一是個別 CMOS TIA 輸出端還各放了一個寬頻位準移位器，把共模電壓降下來餵給後面的差分增益級；二是圖裡那一堆 current DAC，任務是在資料被解序列器（DES）取樣之前，把兩條 TIA 路徑之間的失配偏移清乾淨。差分架構的甜頭要吃到，前提是兩條路徑夠對稱——這些 DAC 就是補這個對稱性的。

7. 量測怎麼搭：兩顆鈮酸鋰調變器＋微環濾波

Figure 6：靈敏度量測平台——兩顆外部鈮酸鋰（LiNbO₃）調變器分別產生光資料與半速時脈，經垂直光柵耦合器進 PIC｜圖片來源：VLSI 2026, C20.2 - Figure 6

這張圖展示了這顆晶片是怎麼被餵資料與時脈的。兩顆外部 LiNbO₃ 調變器分別產生光資料訊號（消光比 13dB）與半速時脈訊號（消光比 8.7dB），透過垂直光柵耦合器進到 PIC。資料訊號會先過一個微環諧振器（MRR）濾波器再進高速 PD，時脈則直接進 PD。這裡值得記一筆：資料路徑帶了 MRR，代表這顆接收機是為微環式 DWDM 鏈路預備的，而不是孤立的單通道 demo。

8. 靈敏度成績：-17.3dBm 是怎麼來的，又為什麼比 28Gb/s 差

Figure 7：實測靈敏度——28Gb/s 達 -18.9dBm、32Gb/s 達 -17.3dBm OMA（PD 端，BER=10⁻¹²）｜圖片來源：VLSI 2026, C20.2 - Figure 7

這張圖展示了在 BER=10⁻¹² 目標下，接收機 PD 端 OMA 靈敏度是 -18.9dBm（28Gb/s）與 -17.3dBm（32Gb/s）。32Gb/s 比 28Gb/s 差了約 1.6dB，論文把原因歸給更大的垂直眼圖閉合懲罰——28Gb/s 是 0.87dB，32Gb/s 跳到 1.85dB。這不是雜訊變差，而是頻寬受限下眼圖在垂直方向被壓扁。它指出這顆接收機真正的天花板在前端頻寬，而不在差分架構本身。

28/32Gb/s 於靈敏度上方 1dB 處的 bathtub 曲線——兩者皆有約 0.28UI 開口；上方為類比前端輸出的模擬差分眼圖｜圖片來源：VLSI 2026, C20.2 - Figure 8

這張圖展示了在各自靈敏度上方 1dB 的光功率下，28Gb/s 與 32Gb/s 都還有約 0.28UI 的水平開口。上方附的差分眼圖就是前面「垂直眼圖閉合」那組數字的視覺版——你能直接看到 32Gb/s 的眼在垂直方向被吃掉更多。0.28UI 對 BER=10⁻¹² 來說是有裕量的開口，代表這不是勉強擦邊的成績。

9. 差分到底贏單端多少：0.9dB 與 0.5dB

32Gb/s 下差分 TIA 與單端組態的靈敏度對比——差分在 PRBS7／PRBS15 分別領先 0.9dB／0.5dB｜圖片來源：VLSI 2026, C20.2 - Figure 9

這張圖展示了一個很關鍵的對照實驗：這顆接收機可以被設定成單端模式（把陰極拉到最高電源、關掉陰極側 TIA），於是同一顆矽上就能公平比較差分 vs 單端。結果差分模式在 PRBS7 領先 0.9dB、PRBS15 領先 0.5dB。理論上 √2 對應約 1.5dB，實測 0.5～0.9dB 是打了折的——折在陰極路徑的額外電容、兩條路徑的殘餘失配、位準移位器的非理想性。但這種「自己跟自己比」的設計，反而讓數字可信。

10. 功耗、面積與同儕比較：0.484pJ/b 的重量

功耗分解與 EIC 晶片照——32Gb/s 下自 1.05V 電源耗 14.45mA（片上調節至 0.81V），加 PD 2V 電源 0.14mA，核心面積 3700μm²｜圖片來源：VLSI 2026, C20.2 - Figure 10

這張圖展示了這顆接收機的實際開銷：32Gb/s 下從 1.05V 電源抽 14.45mA（片上調節到 0.81V），再從 PD 的 2V 電源抽 0.14mA，換算能效 0.484pJ/b，核心面積 3700μm²。TIA 翻倍了沒錯，但整體能效仍壓在 0.5pJ/b 以下——這才是「面積換靈敏度換系統雷射功耗」這筆帳划算的證據。

Table I：與現有差分／偽差分接收機的比較——本作以 7nm FinFET 拿下最佳能效（0.484pJ/b）與領先靈敏度（-17.3dBm@32Gb/s）｜圖片來源：VLSI 2026, C20.2 - Table I

這張表展示了本作在同儕裡的位置。對手清一色是較舊或較大節點的製程——16nm FinFET、130nm SiGe BiCMOS、55nm SiGe BiCMOS、180nm CMOS——而本作是唯一的 7nm FinFET。在能效這欄，別人落在 1.02～8.91pJ/b，本作 0.484pJ/b；靈敏度 -17.3／-18.9dBm 也站在前段班。訊息很清楚：把先進 CMOS 節點 + 3D 堆疊 + 差分架構疊在一起，直接偵測接收機的能效與靈敏度可以同時往前一大步。

11. 技術亮點：真正新的是哪一兩點

如果只能記兩件事：第一，用一個小到 650fF 的寬頻位準移位器，讓「差分直接偵測」在單一電源、不加穩壓器、不犧牲低頻響應的前提下成立。這是繞過前人所有硬傷的那一手。第二，把「接收靈敏度」正式當成系統級雷射功耗的槓桿，而不是一個孤立的 RX 指標。論文從頭到尾的論證邏輯都是：靈敏度好 1dB，前端雷射就能省一截。TIA 功耗翻倍在這個框架下不是缺點，是為了砍更大一塊雷射預算而付的頭期款。

12. 產業連結：離量產有多遠，誰受益

這顆晶片用的是已經在跑的平台：7nm FinFET EIC 以 Cu-Cu 混合鍵合 3D 堆疊在 65nm 矽光子 PIC 上——這正是 NVIDIA 近封裝光互連（同場另一顆 C20.4 自定時 DFE 接收機也是同一套 7nm EIC + 65nm PIC 平台）的共用地基。誰受益？做混合鍵合、3D 堆疊、矽光子晶圓的供應鏈——因為這個路線把封裝從「後段步驟」變成「決定頻寬、雜訊、靈敏度的設計邊界」。離量產有多遠？以「平台已量產、架構已驗證、數字已達競爭力」三點來看，這比較像是「工程優化階段」而非「概念驗證階段」。真要挑，可補的是那個被面積綁住的 2.5MHz LFC。

總結

NVIDIA 這顆差分 TIA 接收機，最值得帶走的一句話是：它證明了在直接偵測光鏈路裡，把 PD「浪費掉的另一半」撿回來用，是一筆算得清的帳。√2 的理論增益實測打折到 0.5～0.9dB，但在雷射功耗主導的短距鏈路裡，這幾個 dB 直接換成系統省下的雷射開銷，而整體能效還壓在 0.484pJ/b。放到技術史的座標上：當光互連從「可插拔模組」走向「近封裝系統級光 I/O」，接收靈敏度被重新推回系統功耗的中心，而先進 CMOS 節點 + 3D 堆疊讓過去做不起的差分直接偵測，第一次在能效上站得住腳。

參考資料

[1] G. Kalogerakis, S. Song, L. Xu, N. Mehta, A. Rekhi, N. Nedovic, B. G. Lee, B. Zimmer, S. Tell, Y. Nishi, X. Chen, W. Lopes, T. Greer, C. T. Gray, "A 32Gb/s Optical Receiver utilizing a Differential TIA with -17.3dBm Sensitivity in a 3D-stacked Silicon Photonics Platform," 2026 IEEE Symposium on VLSI Technology and Circuits (VLSI), C20.2, 2026.

[2] 同場 C20 專題其他相關工作：Intel「An 800 Gbps/Fiber Silicon Photonic Microring-Based DWDM Transceiver in an Open-Cavity Package」(C20.1)、University of Washington「A 0.69-pJ/b 4×80-Gb/s MRM-Based Coherent Optical Transmitter with Time-Multiplexed Thermal Tuning」(C20.3)、NVIDIA「A 0.416-pJ/b, 32-Gb/s 3D-Stacked Optical NRZ Receiver with -18.5-dBm OMA Sensitivity Using Self-Timed Decision Feedback Equalization」(C20.4)。