技術文章分析｜矽光子收發器設計，終於能在標準電路模擬器裡跑到 64 Gbps
- 24小时前
- 讀畢需時 8 分鐘
光子和電子，長年是兩個老死不相往來的設計世界。光子工程師在 Lumerical、Interconnect 裡算波導與調變器，電子工程師在 Cadence、ADS 裡跑電路，中間靠人工搬資料、對 S 參數、貼來貼去——而矽光子的光罩貴、流片週期長，一次設計失誤就是好幾個月加上百萬等級的成本。這就是為什麼「電光協同模擬（Electro-Optic Co-Simulation，EO co-sim）」一直是矽光子收發器設計裡那塊最關鍵、卻最難補的拼圖。
橫濱國立大學的 Kawahara 與 Baba 在 2025 年這篇 IEEE Journal of Microwaves 論文，做的就是把這塊拼圖補上：他們開發了一套完整、實驗驗證過、而且全部開源的 Verilog-A 光子元件模型庫，讓矽光子收發器可以直接在標準電子電路模擬器（ADS、Cadence、Synopsys、Keysight）裡跑，並且把訊號率推到 64 Gbps——超過 50 Gbaud 這條 800G／1.6T 世代的門檻。
這篇真正的價值不在「又一個 Verilog-A 模型」，而在它把過去所有人略過的兩件事——RF 高頻特性與噪聲——都建進去並用實機量測對齊了。
1. 為什麼這篇論文現在重要
Terabit Ethernet 要求 symbol rate 衝破 50 Gbaud、外加緊湊的封裝體積，光電整合已是必走的路。但現有的電子／光子模擬器是割裂的：兩套工具、兩套模型、中間靠手動交換資料，效率低又容易出錯。
業界當然知道答案是「在同一個環境裡做協同模擬」，把光子元件用 Verilog-A 寫成模型、丟進電子 EDA 裡跑。問題是過去這些嘗試有兩個硬傷：
第一，早期研究只建立了「用等效基頻模型在電路模擬器裡模擬光傳播」的理論基礎，卻沒有反映真實元件特性——光損耗、背向反射、非線性、高頻響應、噪聲，這些實際設計缺一不可的東西全都缺席。
第二，後續雖然有人分別把被動元件、調變器、光偵測器各自建了模型，但這些模型各做各的，沒整合成一套統一的庫，而且大多細節未公開。作者直接點名：目前最先進的光子模型庫是 GlobalFoundries 的 Fotonix，但它的 Si MZM 光鏈路模擬最高只到 26.5 Gbaud、沒有噪聲建模、細節大多未揭露——對下世代 800G／1.6T 系統根本不堪用。
這就是這篇的切入點：做一套統一、實驗驗證、且把所有細節與原始碼公開的協同模擬庫。
這張圖展示了整套庫的設計哲學：模型用 Verilog-A 寫成，天生跨工具可互通，左邊接矽光子 fab 的元件，右邊接電子 foundry 的 PDK，中間是這套「光子模型庫」當橋。這不是綁死某一家 foundry 的封閉方案，而是一個可組合的開放層。
2. 這篇論文想解決的核心問題
一句話：讓光子元件能像電晶體一樣，在標準電子電路模擬器裡被準確模擬，而且準到可以拿來設計 50 Gbaud 以上的真實收發器。
技術上最大的攔路虎是頻率尺度。光載波頻率 ωO 高達 193 THz（λ=1550 nm），電訊號才幾十 GHz，兩者差了四個數量級，直接模擬需要天文數字級的取樣率。解法是「等效基頻模型（equivalent baseband model）」：把光載波頻率平移掉一個參考頻率 ωref，只留下相對於 ωref 的慢變化包絡，瞬態分析的時間步數就降到可接受的範圍。複數與雙向傳播則用一條 4 bit 的匯流排 E[0:3] 表示（前向實部、前向虛部、後向實部、後向虛部）。
這套基頻框架本身不新，真正的工程量在後面——把每一個元件的真實物理特性都塞進這個框架裡，還要量測對齊。
3. 關鍵圖表逐一解析
Rib 型 MZM：把行波電極的高頻損耗一段一段建出來
這張圖展示了為什麼 MZM 這麼難建：它需要同時掌握 RC 時間常數、RF 損耗、光與電的群速度延遲、電極特性阻抗——這也是為什麼過去多數 Verilog-A 的 MZM 模型卡在 25 Gbaud 上不去。作者的做法是把 2.0 mm 的行波電極切成 40 段、每段 50 μm 串接，用分散式模型同時模擬 RF 傳播損耗、阻抗失配、以及光訊號與 RF 訊號之間的相位失配。
更關鍵的是子電路裡的細節：他們把金屬導線的趨膚效應（skin effect）與基板的渦流損耗（eddy current）都建進去——L1/R1 是導線電感電阻，L2/R2 模擬高頻下趨膚效應造成的寄生電阻上升，C1 是基板電容，C2/R3 模擬渦流造成的高頻 shunt 阻抗下降。這些參數用 Keysight Momentum 做電磁分析抽出來；p-n junction 的 Rpn、Cpn 則用 Ansys Lumerical 做電荷傳輸模擬抽出，而且 Cpn 隨偏壓變化（空乏層擴張）用多項式建模。
這張圖展示了模型抽參數的成果：藉由正確處理趨膚效應與渦流損耗，RF 傳播常數 γRF 在 40 GHz 以內都擬合得很好；Cpn 的電壓相依性也正確建出，這是準確模擬頻率響應的前提。對矽光子工程師來說，這裡的訊息很實在——MZM 的高頻準度不是靠玄學，而是靠把趨膚、渦流、RC、Cpn 非線性這幾個物理機制老老實實建進去。
PCW 型 MZM：把慢光增強塞進電路模型的巧勁
這張圖展示了 Baba 團隊的招牌技術——光子晶體慢光（slow light）。慢光增強了光與物質的交互作用，相位偏移 Δφ 正比於群折射率 ng。作者在模型裡用了一個漂亮的近似：把折射率的一階電壓係數 n1 換成 (ng/ng_ref)·n1 來模擬慢光增強。理由也說得很乾脆——慢光頻寬從幾 nm 到幾十 nm、ng 色散 10–100，但 RF 訊號頻寬只有約 50 GHz（中心 1550 nm 換算約 0.4 nm），遠小於慢光的色散尺度，所以群速色散在訊號頻寬內影響極小，一階近似就夠用。
為了改善慢光與 RF 訊號的相位匹配，相位調變器被切成兩段，中間插入 RF 延遲線；段與段之間用未摻雜的被動 PCW 電性隔離，並補上波導模型來算光延遲；轉接處則插入 7.5% 反射率的光反射器來建模連接結構。
實驗驗證：standalone 對到 40 GHz，co-packaged 連 VNA 的鬼影都消失了
這張圖展示了模型的準度。standalone rib 型調變器的模擬（實線）與量測（點）從 DC 到 40 GHz 大致吻合，連不同偏壓下的電壓相依性都抓得到；20 GHz 以下約有 1 dB 落差、38 GHz 處有量測才有的尖峰，作者誠實地把它歸因於量測時 port 2 接線重接、RF cable 彎折造成校正誤差，而非模型問題。
更有說服力的是共封裝那組：他們用 130 nm BiCMOS（IHP foundry）設計了 driver，與 PCW 調變器共封裝，整組透過協同模擬設計出來，量測與協同模擬的 EO gain 一路吻合到 40 GHz，而且 VNA 那組的落差完全不見了。這基本上是在說：這套模型庫可以拿來設計真實的共封裝收發器，不是 demo。
眼圖：把物理效應一個一個加上去，看著眼睛被打開又被噪聲糊掉
這張圖是整篇最有教育意義的一張。它把眼圖從乾淨的 PRBS 開始，一步步加上光群延遲、RC 時間常數、行波電極、jitter 與 driver、ASE 噪聲、熱噪聲——你可以清楚看到光群延遲與 RC 時間常數把眼睛壓扁，行波電極藉由匹配光與 RF 訊號又把眼睛打開，最後 jitter 與噪聲把波形糊成接近真實量測的樣子。最終 ER（消光比）誤差小於 1 dB。
這張圖把故事收尾在 64 Gbaud：模擬與量測在所有條件下都吻合，ER 誤差 <1 dB，證明這套模型能精準預測高於 50 Gbaud 的鏈路表現，直指 800G、1.6T 與更高。
4. 技術亮點：補上「噪聲」這塊長期被略過的拼圖
如果要從這篇挑一個最被低估、卻最關鍵的貢獻，那就是把測試設備的噪聲建進協同模擬——這是過去 Verilog-A 光鏈路模擬幾乎都跳過、但對 BER 影響巨大的一環。
EDFA 的 ASE 噪聲用 PASE = μhνΔν(GEDFA−1) 建模，係數 μhνΔν 用最小平方法量測定為 3.44×10⁻¹⁹ W/Hz，噪聲用高斯隨機函數產生。可調濾波器用六階 Butterworth、2 nm 頻寬，並用「平移參考頻率 + 複數乘法器」的巧妙手法解決 Verilog-A 不支援複數的限制。光偵測器模組更有意思：實測 RMS 噪聲電壓 Vrms = 65 μV，而且與接收光功率無關——這直接證明主要噪聲源是 TIA 與 ADC，不是光二極體的散粒噪聲。
把這些真實噪聲建進去，眼圖才會「糊」得跟實機一樣，BER 預測才有意義。這是這套庫和過去那些「乾淨到不真實」的模擬最根本的差別。
5. 產業連結：對 fabless 矽光子設計者意味著什麼
把鏡頭拉到供應鏈，這篇的意義有三層。
第一，它把 EO 協同設計的門檻往下拉。過去要做矽光子收發器，你得買得起昂貴的光子 EDA、養得起跨光電的設計團隊。現在一套開源、能在標準電子 EDA（ADS／Cadence／Synopsys）裡跑的模型庫，讓更多 fabless 設計公司有機會在流片前就把鏈路驗證到 64 Gbps，省下的不只是錢，是好幾輪流片的時間。
第二，它戳破了封閉 PDK 的舒適圈。作者直接拿 GlobalFoundries Fotonix 當對照組——最先進、但只到 26.5 Gbaud、沒噪聲、細節不公開。一套公開、可驗證、衝到 64 Gbps 的庫擺在這裡，等於對「光子 PDK 一定得綁 foundry、一定得閉源」這個假設提出反證。
第三，它示範了 co-packaged 收發器的完整設計閉環。從 PCW 調變器到 130 nm BiCMOS driver 的共封裝，整組靠協同模擬設計出來、量測對齊到 40 GHz——這正是 CPO 與 co-packaged optics 走向量產時，最需要的「先模擬、再流片」能力。
6. 結論宣判
這篇論文在技術史上的定位很清楚：它是第一套把 RF 高頻特性與噪聲都建齊、用實機量測驗證到 64 Gbps、而且完全開源的矽光子 EO 協同模擬庫。
它不是某個全新調變器、也不是破紀錄的頻寬數字。它的份量在於把「矽光子收發器設計」這件事，從「光子歸光子、電子歸電子、中間靠人肉搬資料」的割裂狀態，往「在一個標準電子 EDA 環境裡就能準確協同設計」推進了一大步。對正在往 800G／1.6T 衝、又苦於流片成本與光電整合複雜度的整條光通訊供應鏈來說，這種「把驗證搬到流片前」的能力，比任何單點技術突破都更接近痛點。
慢光、開源、噪聲建模——這三個關鍵字湊在一起，這篇值得收進你的矽光子設計工具書。
參考來源
K. Kawahara and T. Baba, "Electro-Optic Co-Simulation in High-Speed Silicon Photonics Transceiver Design Using Standard Electronic Circuit Simulator," IEEE Journal of Microwaves, vol. 5, no. 4, pp. 983–995, Jul. 2025. DOI: 10.1109/JMW.2025.3576358. 模型庫與範例 testbench（Keysight ADS）開源於 GitHub：github.com/keikawa/Verilog-A-photonic-model-library
（圖片補上後再 publish：請依文中【請貼上 Fig. X】落點，於 Wix 後台插入對應圖檔並標註來源。）
留言