VLSI2026｜技術文章分析｜NVIDIA 用「自定時 DFE」把光接收機靈敏度推到 -18.5dBm、能效壓到 0.416pJ/b

NVIDIA 在 VLSI 2026（論文編號 C20.4）發表一顆 32Gb/s 的光學 NRZ 接收機，把 7nm CMOS 電子晶片（EIC）與 65nm 矽光子晶片（PIC）用混合鍵合做 3D 堆疊，靠一個叫「自定時決策回饋等化（STDFE）」的新招，在 BER<10⁻¹² 與 PRBS31 下達到 -18.5dBm 的 OMA 靈敏度，能效只有 0.416pJ/b，面積 3360μm²。重點不在跑得多快，而在靈敏度——接收端每省 1dB 靈敏度，系統端的雷射功率就能同步省下來。這一招最漂亮的地方，是它幾乎沒有額外成本：整個 STDFE 迴路只多花不到 1mA。

1. 論文背景：這是 NVIDIA 光 I/O 攻勢裡的「接收端那一顆」

當大家在談共封裝光學（CPO）時，注意力多半集中在雷射光源、波導、微環調變器這些「發光、送光」的環節；接收端常被當成配角。但光鏈路的功耗帳本裡，雷射功率通常是最大的一塊，而決定雷射要多亮的，恰恰是接收端能聽到多小的訊號。這篇論文的作者群全數來自 NVIDIA（Santa Clara、Durham、Ridgefield 三地團隊），發表於 2026 IEEE Symposium on VLSI Technology and Circuits，論文編號 C20.4。同一場次的 C20.2 走的是差分跨阻放大器（Differential TIA）路線；C20.4 這顆則刻意選了「低頻寬前端＋等化」這條看似逆勢、實則巧妙的路。

2. 核心問題：靈敏度就是雷射功耗的槓桿

用一句話說清楚這篇論文的動機：接收機 OMA 靈敏度＝系統雷射功耗的槓桿。OMA（光調變振幅）靈敏度，指的是在目標 BER 下，接收端輸入需要的最小光訊號擺幅。給定外部雷射光源（ELS）到接收端的鏈路損耗與消光比（ER），接收端靈敏度愈好，需要的雷射功率就愈低。這意味著改善靈敏度不是「電路組的家務事」，而是直接砍掉系統端最貴的那筆功耗。論文把接收端的設計目標歸納成四點：輸入寄生電容 CIN 要小、跨阻電阻 R1 要大、取樣器輸入擺幅要大、資料與時脈路徑延遲要匹配。

3. 從痛點到概念：為什麼「延遲匹配」意外長出了一個免費的等化器

Figure 1 展示了「靈敏度如何決定雷射功率」這條因果鏈，以及接收端各種雜訊來源。圖的上半部畫出鏈路模型：外部雷射經過鏈路損耗抵達接收端，最低可用光功率 min(PIN) 加上鏈路損耗，回推出雷射最低功率 min(PTX)，再除以牆插效率（WPE）得到真正要付出的電。關鍵發現是：設計目標可濃縮成「更小的 CIN、更大的 R1、更大的資料擺幅 vd」。這張圖把電路指標翻譯成系統雷射帳單，是理解整篇論文為何值得做的起點。

Figure 1：接收端 OMA 靈敏度決定閉合鏈路所需的最低雷射功率（上）；改善靈敏度的設計考量（下）｜圖片來源：A 0.416-pJ/b 32-Gb/s 3D-Stacked Optical NRZ Receiver…（VLSI 2026, C20.4）- Figure 1

Figure 2 展示了「限幅放大」如何在眼圖中央把雜訊壓下去，以及作為對照的 baseline TIA 電路。圖上方是暫態雜訊模擬下 v3 與 vfe 兩個節點的眼圖：v3 的擺幅小於 100mV、雜訊 σ 約 6mVrms；而經過放大到軌對軌的 vfe，擺幅大於 800mV、眼圖中央的雜訊 σ 反而小於 3mVrms。這個「軌對軌輸出把中央雜訊壓下來」的現象，本質上等同於 DFE 裡的「無雜訊判決」概念。它揭示了一個被忽略的免費資源——為了延遲匹配本來就要把資料放大到軌對軌，而這個軌對軌訊號恰好可以拿來當 DFE 的乾淨判決源。

Figure 2：暫態雜訊模擬下 v3 與 vfe 的眼圖，顯示限幅放大帶來的雜訊抑制，vfe（軌對軌 TIA 輸出）可視為無雜訊判決（上）；baseline TIA 簡化電路（下）｜圖片來源：A 0.416-pJ/b 32-Gb/s 3D-Stacked Optical NRZ Receiver…（VLSI 2026, C20.4）- Figure 2

Figure 3 展示了 STDFE 的核心概念，以及它把眼圖擐開的效果。圖上方比較三種情況的 v3 眼圖：baseline（R1=0.9k、STDFE 關）為基準 1×；把 R1 加大到 1.8k、STDFE 仍關，眼開度增至 1.18×（低頻增益上升但頻寬降低、ISI 變多）；R1=1.8k 且 STDFE 開啟時，眼開度衝到 1.55×，超過基準的 1.5 倍。做法是把軌對軌 TIA 輸出拿去驅動一顆反相器，在節點 v2 形成電流加總，與主路徑上基於反相器的 Cherry-Hooper 放大器天然結合。因為 DFE 的時序是「從資料自己身上取得」的，所以叫做自定時 DFE。

Figure 3：有無 STDFE 的 v3 眼圖（上）；利用軌對軌 TIA 輸出作為判決、以反相器式 Cherry-Hooper 放大器做電流加總的自定時決策回饋等化（STDFE）概念（下）｜圖片來源：A 0.416-pJ/b 32-Gb/s 3D-Stacked Optical NRZ Receiver…（VLSI 2026, C20.4）- Figure 3

4. 電路實作：TIA 與時脈前傳架構

Figure 4 展示了論文真正落地的 TIA 電路，含高 R1 的低頻寬前端與 STDFE。概念上 STDFE 只需一顆從 vfe 到 v2 的反相器；但為了能在不動主訊號路徑的前提下獨立最佳化 STDFE 迴路，設計者改從節點 v4 取訊號、放大後去驅動 v2 上的電流注入反相器。STDFE 的迴路延遲接近 1UI，並用製程與溫度自適應電源來壓低延遲變異。電路採 R1=1.8k，還有一條 DC 迴路用超低 gm 的 OTA 加 5.3pF 厚氧化層 MOS 電容，做出很低的高通截止頻率，好處是可以省掉 DC-balanced 編碼的額外開銷。

Figure 4：提出的 TIA 電路，含低頻寬前端（高 R1）與 STDFE｜圖片來源：A 0.416-pJ/b 32-Gb/s 3D-Stacked Optical NRZ Receiver…（VLSI 2026, C20.4）- Figure 4

Figure 5 展示了整顆接收機的簡化電路與時脈前傳（clock-forwarding）架構。半速率時脈由一顆時脈接收機接收，再驅動跨多條 lane 的時脈分布。同一個接收電路可被配置成資料接收機或時脈接收機：軌對軌 TIA 輸出進入延遲匹配區塊（DLY），一路走資料、一路走時脈；資料模式下資料路徑啟用，並加一顆回饋反相器改善進入解序列器（DES）的訊號品質。時脈分布採用注入鎖定振獢（ILO）機制。這是一個為多 lane 並列設計的架構。

Figure 5：簡化的接收機電路與時脈前傳（clock-forwarding）架構｜圖片來源：A 0.416-pJ/b 32-Gb/s 3D-Stacked Optical NRZ Receiver…（VLSI 2026, C20.4）- Figure 5

5. 量測結果：靈敏度、BER 與時序裕度

Figure 6：量測平台（上）與 32Gb/s 下進 PIC 前的資料與時脈光眼圖（下）｜圖片來源：A 0.416-pJ/b 32-Gb/s 3D-Stacked Optical NRZ Receiver…（VLSI 2026, C20.4）- Figure 6

Figure 6 展示了量測平台的搭建：用兩顆外部馬赫-曾德調變器（MZM）分別以時脈與 PRBS 圖樣調變雷射，消光比分別為 9.4dB 與 12.7dB；用 50:50 分光器可在進 PIC 前觀察光眼圖。時脈訊號直接經波導進入 PD，資料訊號則先經過微環諧振器（MRR）再抵達 PD；量測雷射波長為 1308.23nm 與 1300.00nm。MRR 的引入呼應 NVIDIA 在 DWDM 光路上的佈局。

Figure 7：32Gb/s、PRBS7 圖樣下量測的接收端 OMA 靈敏度（時脈接收機輸入 OMA 為 -18dBm）｜圖片來源：A 0.416-pJ/b 32-Gb/s 3D-Stacked Optical NRZ Receiver…（VLSI 2026, C20.4）- Figure 7

Figure 7 展示了在 PRBS7 圖樣下，STDFE 相對 baseline 的靈敏度改善。在 BER<10⁻¹² 下，STDFE 相較 baseline 接收機取得 2dB 的靈敏度改善，而代價僅是 STDFE 帶來的不到 1mA 電流開銷（時脈接收機輸入 OMA 為 -18dBm）。這是全篇最有說服力的一張圖：2dB 靈敏度換不到 1mA，對系統端而言這 2dB 幾乎直接反映成可以砍掉的雷射功率。

Figure 8：32Gb/s、PRBS7 與 PRBS31 圖樣下量測的接收端 OMA 靈敏度（時脈接收機輸入 OMA 為 -18dBm）｜圖片來源：A 0.416-pJ/b 32-Gb/s 3D-Stacked Optical NRZ Receiver…（VLSI 2026, C20.4）- Figure 8

Figure 8 展示了在不同 PRBS 圖樣下的 BER 曲線，給出這顆接收機的最終靈敏度數字。在 BER<10⁻¹² 下，PRBS31 達到 -18.5dBm OMA 靈敏度，PRBS7 則為 -18.7dBm。PRBS31 是更嚴苛的長圖樣，靈敏度只掉 0.2dB，代表這套等化在長距離資料相關性下依然穩健。PRBS31 這個等級的數字是實際 link 規格會要求的門檻，達標才有進入產品的資格。

Figure 9：32Gb/s、PRBS31 圖樣、1dB 鏈路裕度下的浴缸 BER 量測（資料接收機輸入 -17.5dBm OMA、時脈接收機輸入 -18dBm OMA）｜圖片來源：A 0.416-pJ/b 32-Gb/s 3D-Stacked Optical NRZ Receiver…（VLSI 2026, C20.4）- Figure 9

Figure 9 展示了在 1dB 鏈路裕度下的浴缸曲線，量化時序上的眼開度。在保留 1dB 鏈路裕度（資料接收機輸入 -17.5dBm OMA、時脈接收機輸入 -18dBm OMA）、PRBS31 圖樣下，浴缸 BER 曲線顯示 BER<10⁻¹² 時仍有 27%UI 的水平眼開度。這代表即使系統多留 1dB 餘裕，時序視窗依然有近三成 UI 可用，而不是把所有裕度都壓榜光了。

6. 3D 堆疊與同儕比較：Figure 10 與 Table I

Figure 10：EIC 與提出接收機的晶片照（上）；3D 堆疊 EIC 與 PIC 的剖面（下）｜圖片來源：A 0.416-pJ/b 32-Gb/s 3D-Stacked Optical NRZ Receiver…（VLSI 2026, C20.4）- Figure 10

Figure 10 展示了 EIC 與接收機的晶片照，以及 EIC/PIC 3D 堆疊的剖面。EIC 為 7nm FinFET、PIC 為 65nm SOI，混合鍵合的關鍵好處是把接收端輸入的寄生電容降到最低——這正好對應 Figure 1 講的「更小的 CIN」。整顆接收機面積 3360μm²，32Gb/s 下從 1.01V 電源汲取 13.2mA（電源再降壓調節到 0.84V）。3D 堆疊是把 CIN 壓小、進而放大 R1、進而改善靈敏度的物理前提。

至於論文的 Table I，把這顆接收機放到同儕座標裡看：對比 JSSC'18（-12.4dBm、1.41pJ/b）、ISSCC'23（-11.4dBm、0.96pJ/b）與 SSCL'24（-17.0dBm、0.0848pJ/b），這篇在 -18.5dBm 靈敏度上是四者中最好的，且是唯一在 PRBS31 這個最嚴苛圖樣下達成；能效 0.416pJ/b（含 TIA、DLY、DES）居中，CIN 為 45fF，響應度 1.0A/W，並且不使用電感。產業訊號很清楚：NVIDIA 選擇把資源押在「靈敏度」而非「單看能效數字」，因為靈敏度才是能把系統雷射帳單真正壓下來的那個變數。

總結

這篇論文的價值，不在於它是不是全世界最快或能效數字最漂亮的接收機，而在於它示範了一種「順手撿到的等化器」設計哲學：為了時脈/資料延遲匹配本來就要把訊號放大到軌對軌，那就順勢把這個軌對軌輸出拿來當 DFE 的無雜訊判決，用幾顆反相器和電流加總把等化做出來，總成本不到 1mA。結果是 -18.5dBm 的 PRBS31 靈敏度、0.416pJ/b 的能效、3360μm² 的面積，全部建立在 7nm EIC 與 65nm PIC 的混合鍵合 3D 堆疊之上。STDFE 把「靈敏度」從電路組的內部指標，變成整個光鏈路帳本上最值得投資的那一格。

參考資料

論文標題：A 0.416-pJ/b, 32-Gb/s 3D-Stacked Optical NRZ Receiver with -18.5-dBm OMA Sensitivity Using Self-Timed Decision Feedback Equalization。作者：Li Xu, Sanquan Song, Nikola Nedovic, Georgios Kalogerakis, Nandish Mehta, Angad Rekhi, Brian Zimmer, Stephen G. Tell, Yoshinori Nishi, Xi Chen, Ward Lopes, Benjamin G. Lee, Thomas H. Greer III, John W. Poulton, C. Thomas Gray（NVIDIA）。會議：2026 IEEE Symposium on VLSI Technology and Circuits，論文編號 C20.4，2026（DOI: 10.1109/VLSITECHNOLOGYANDCIR65830.2026.11577496）。