光通訊封裝大轉場（三）：TSMC vs ASE vs Intel,光通訊先進封裝平台的三國演義

CPO 真正進入量產之後，下一個問題是：誰負責把 PIC 與 EIC 堆在一起？這個動作不再是 OSAT 的傳統業務範圍——它需要 hybrid bonding 或 fan-out 微凸塊、需要 TSV interposer、需要光學 alignment 與電氣 routing 同時搞定，而且要在量產規模下保證良率。

目前檯面上有三套平台正面競爭：TSMC 的 COUPE（CoWoS 加 SoIC 衍生）、ASE 的 FOCoS（VIPack CPO 框架下）、Intel 的 OCI（EMIB / Foveros 家族延伸）。三家來自不同位置——一家是純 foundry、一家是純 OSAT、一家是 IDM——但都瞄準同一個市場：成為 CPO 時代的標準平台供應商。

這篇要拆三家的技術選擇、定位差異與 2026 年的成熟度。看完之後你會發現，這場競爭不是「誰技術最好」，而是「誰先把標準鎖死」。

1. TSMC COUPE：foundry-led 的整合終局

COUPE（Compact Universal Photonic Engine）是 TSMC 在 2021 年首次公開的 optical engine 概念，2025 年正式宣告 production-ready，並指 SoIC（System-on-Integrated-Chips）已達 production maturity。它的核心定位很明確：把 optical engine 變成 CoWoS 的標準元件之一，讓 hyperscaler 設計 ASIC 的時候就可以選 optical I/O，像選 HBM 一樣自然。

技術選擇上 COUPE 走的是最激進的路：

• EIC 與 PIC 用 hybrid bonding 直接 Cu-Cu 連接，無微凸塊，interconnect pitch <10μm（路線圖目標 3–9μm）

• 3D 堆疊，PIC-on-EIC 或 EIC-on-PIC 都支援

• 光學 coupling 同時支援 grating coupler（GC）與 edge coupler（EC），GC 對 wafer-level test 更友善、EC 效率更高

• 整合在 CoWoS 框架內，可以與 GPU、HBM、switch ASIC 在同一塊 silicon interposer 上共構

選 hybrid bonding 的代價：對 wafer 平整度、潔淨度、對位精度要求極致，CMP 必須做到原子級平坦，任何顆粒污染都會讓 bond 失敗。這也是為什麼這個技術只在 TSMC、Samsung、Intel 這種少數玩家手上——production line tooling 與製程 know-how 不是 OSAT 能複製的。

COUPE 不是想跟 OSAT 競爭，是想把 OSAT 在 CPO 時代邊緣化。

優勢：頻寬密度天花板最高、與 leading-edge ASIC co-optimization 最深、能跟 hyperscaler 直接綁定 roadmap。Nvidia 的 Quantum-X800 與 Spectrum-X Photonics 都走這條路。

劣勢：成本高、產能受限於先進製程 fab，hybrid bonding 與 advanced interposer 的 cycle time 與 capex 都是 OSAT 的數倍。CoWoS 本身已經是緊張產能，再加 COUPE 不會更輕鬆。

2. ASE FOCoS：OSAT 的量產解法

FOCoS（Fan-Out Chip on Substrate）是 ASE 把 fan-out wafer-level packaging 從消費性 SoC 延伸到 advanced packaging 與 CPO 的版本，正式名稱是 VIPack 平台。ASE 在 2023 年就進入 Broadcom 的 SiPh 後段封裝供應鏈，2025 年宣告 CPO 進入小量生產。

技術選擇與 COUPE 不同：

• PIC 與 EIC 用 fan-out 加 microbump / Cu pillar 連接，interconnect pitch 20–40μm

• 2D 或 2.5D 為主，PIC 與 EIC side-by-side 而非堆疊（除非客戶要求 3D）

• RDL（redistribution layer）路由訊號，整體電氣損耗中等

• 不需要 leading-edge fab 製程，靠 OSAT 既有 fan-out 產線就能擴產

選 fan-out 的代價：interconnect pitch 較大、parasitic 較高、SerDes 每 bit 功耗約 0.5–1.0 pJ（hybrid bonding 是 0.15–0.35 pJ）。對追求極致密度的應用不是首選，但對中高量量產很友善。

最大優勢：量產可擴展性與多家 OSAT 可承接。 FOCoS 的 process 在 ASE 之外，SPIL、Amkor、Foxconn ShunSin 都能複製，這對 hyperscaler 來說是好事——避免單一供應商鎖定風險。Broadcom 的 Tomahawk CPO 就用這條路：8 個 optical engine 用 fan-out wafer-level packaging 加 dual-side attach，避開複雜的 TSV。

最大劣勢：未來如果 CPO 規格走向極致密度（例如 PIC-on-EIC 3D 堆疊變主流），FOCoS 的優勢會被壓縮。ASE 自己也清楚，VIPack 框架內已經納入 silicon bridge 等 2.5D 強化方案，向 TSMC 平台貼近。

3. Intel OCI：IDM 的 chiplet 故事

Intel 走的路線跟 TSMC 與 ASE 都不同。Optical Compute Interconnect（OCI）的核心想法是：把 optical I/O 做成一顆 chiplet，可以 co-package 在 CPU、GPU 或 switch 旁邊，類似 UCIe 但走光介面。

2025 年 Intel 展示 4 Tbps 的 OCI chiplet co-package 在 CPU 上，這是業界第一次有 IDM 把 optical I/O 跟 logic 真正同包出來。它的技術組合是：

• EMIB（embedded multi-die interconnect bridge）做 chiplet 之間的高密度連接

• Foveros 家族支援 3D 堆疊（目前 OCI 平台主要走 planar chiplet 整合，但 3D 路線已就位）

• 光學 coupling 強調 detachable connector，與 edge-style coupling 對齊，重點放在 serviceability

• 整合自家 SiPh 與 InP 雷射 heterogeneous integration know-how——Intel 是業界少數能把 InP 雷射 wafer-level 整合在 SiPh 上的玩家

選 chiplet 路線的優勢：生態系說服力強。OCI 用的是 UCIe 對應的 chiplet 框架，理論上任何採用 UCIe 標準的 ASIC 設計者都能整合 OCI，不需要綁 TSMC 或 ASE 的 packaging line。對 fabless 設計公司是個友善選項。

劣勢：生態系成熟度仍待驗證。Intel 退出自家 OT 之後，把資源集中在 SiPh + InP heterogeneous integration，但 chiplet 整合的標準化進度、其他 ASIC 廠商願不願意採用 Intel-style 介面，這些都是 open question。2026 年仍是 pilot 與 limited deployment 階段，比 TSMC 與 ASE 落後一個身位。

4. 三家平台對照表

把三家的關鍵差異一次攤開：

維度	TSMC COUPE	ASE FOCoS（VIPack）	Intel OCI
主導角色	Foundry-led	OSAT-led	IDM-led
EIC / PIC 連接	Cu-Cu hybrid bonding	Microbump + RDL	EMIB / Foveros
連接 pitch	<10μm（路線圖 3–9μm）	20–40μm	EMIB 級
整合維度	3D 為主，2.5D 共構	2.5D 為主，3D 視客戶	Chiplet planar 為主，3D 就位
SerDes 功耗	~0.15–0.35 pJ/bit	~0.5–1.0 pJ/bit	取決於配置
光學 coupling	同時支援 grating + edge	視客戶設計	強調 detachable / edge
成本	高	中	中高
量產可擴展性	受 fab 產能限制	OSAT 多家可複製，最佳	取決於 ecosystem 採用率
2026 成熟度	早期量產 + pilot 階段	小量量產 + 早期擴產	Pilot 與有限部署
已知主要客戶	Nvidia	Broadcom	（ecosystem 採用中）

5. 為什麼這場戰爭真正的贏家可能在台灣

把這三家放在地理視角看，會發現一個被低估的事實：整個 CPO 先進封裝產業，核心產能集中在台灣。

• TSMC 在新竹做 COUPE 與 CoWoS

• ASE 與 SPIL 在高雄做 FOCoS / VIPack

• Foxconn 旗下 ShunSin 做 CPO 系統整合

• MediaTek 加入 SEMI Silicon Photonics Industry Alliance，可能成為下一波 ASIC 設計參與者

• Quanta、Browave、TFC Communication 提供 fiber array、connector、submodule

• Greater China 圈裡的中國 OSAT 雖然有規模，但 SiPh advanced packaging 距離還遠

Intel OCI 想用 chiplet 標準繞開台灣集中度，但 SiPh wafer 製程仍然要回到 GlobalFoundries 或自家 fab——而 GlobalFoundries 的 Fotonix 平台主要客戶是 Lightmatter、Celestial AI 這類 fabless。

這個結構讓「TSMC vs ASE」的對立其實是個假命題——兩家本來就是同一個生態系。對 hyperscaler 來說，理想供應鏈是 TSMC 做 SiPh wafer + ASE 接後段 packaging，這條路在 Nvidia + Broadcom 已經初步成形。Intel 反而是台灣供應鏈外的少數選項，戰略價值在於提供「不全押台灣」的備援。

6. 標準之爭：誰先鎖死介面，誰拿下未來十年

平台競爭表面看是技術，本質是標準。下面三個標準層級會在 2026–2028 年陸續鎖定：

• 標準層級一：EIC-PIC 整合方向。PIC-on-EIC 還是 EIC-on-PIC？TSMC 在 COUPE 對兩種都開放，但實際 first wave 案例（Nvidia）走 EIC-on-PIC。如果 hyperscaler 都跟進，這就成事實標準。

• 標準層級二：advanced packaging 平台。hybrid bonding（TSMC）vs fan-out（ASE）。中短期兩條路線並存，但如果 scale-up CPO 真的需要 sub-1 pJ/bit，fan-out 會撐不下去，市場會往 hybrid bonding 集中。這對 ASE 是長期壓力，VIPack 必須能升級到 hybrid bonding 模式才能保住戰場。

• 標準層級三：光學 I/O 介面。grating coupler vs edge coupler vs V-groove，再加上 detachable connector 的 mechanical 規格。這個還在打——Broadcom 用 127μm-pitch detachable connector，Nvidia 用 fiber array unit，Intel 走 chiplet-style 介面，Teramount 與 Senko 各有自己的 connector 方案。標準鎖死之前，誰先量產誰就有先進者優勢。

7. 結論：這不是 winner-take-all 的市場

三家平台未來幾年會並存。TSMC COUPE 吃 highest-end、極致密度需求；ASE FOCoS 吃中高量、需要多家 OSAT 分散風險的客戶；Intel OCI 提供 chiplet-friendly 的另一條路，是 ecosystem play。

對台廠投資人來說，這場競爭真正的 takeaway 是：ASE/SPIL 不會輸給 TSMC——兩家都會贏，因為整個 CPO 供應鏈本來就需要兩種 packaging 平台並存。ASE 的成長空間來自 fan-out 量產規模化與 VIPack 升級。

對 fabless 設計公司來說，2026 年是必須 commit 平台的一年。選 COUPE 還是 FOCoS 不只是封裝選擇，會反過來決定你的 SiPh chip layout 與 fiber coupling 方案。沒有 commitment、想保持彈性的設計，會在量產時撞牆。

下一篇要談的，是這場平台戰之外、可能改寫整個遊戲規則的長期變數——Marvell × Celestial AI 與 Lightmatter 的 SiPh interposer 路線。當 PIC 不再只是 transceiver，而是變成 GPU 與 HBM 之間的 active interposer，整個 advanced packaging 的價值結構會被再次重整。