AMD Streshinsky 談矽光子：AI 機櫃的 scale-up 頻寬，最後只能交給光

1. 這場演講真正的主線不是「矽光子多厲害」，而是一個被低估的數字：機櫃內部的 scale-up 頻寬，比對外的 scale-out 大了將近一個數量級——當機櫃越長越大，電訊號撞上 bandwidth × distance 的物理天花板，光互連從「選項」變成「唯一解」。

2. AMD 秀出的那顆光學 chiplet，是用 micro-ring 諧振環在單一波導上疊 16 個波長、全部走最省電的 NRZ 開關光，單晶片面積不到 10 平方公釐，跑 50 Gbps 且不靠 FEC 就拿到 10⁻¹² 等級的錯誤率。選 micro-ring 不選 MZM，是面積、天然多波長、能效三個理由一起算出來的。

3. 矽光子的死穴始終是熱——矽的熱光係數會讓每一個諧振環漂移，所以每個環旁邊都得配微加熱器加控制電路。這場演講最務實的一句話是：光源、雷射、驅動、TIA、加熱器、散熱全部加總，才叫「能效」；只比晶片本身的 pJ/bit 是不公平的比較。

1. 這場演講值得看在哪

講者是 Dr. Matthew Streshinsky，AMD 光子部門（Photonics）資深總監。他的來歷幾乎就是這一波矽光子商業化的縮影：矽光子新創 Enosemi 的共同創辦人兼 CEO，公司被 AMD 收購；在那之前，他在 Elenion Technologies 就是創始團隊成員，Elenion 被 Nokia 收購後，他接手 Nokia 的矽光子工程。連續創業者出身，看過泡沫、也真的把公司賣掉過。這種人來講矽光子，重點不會是投影片上的規格，而是「哪些是真的、哪些還在畫餅」。

這是 IEEE Photonics Society 台北分會在台大一場 invited technical talk，題目是「Silicon Photonics for Future AI Interconnects」。以下是整理的演講重點與現場 Q&A，並把後半那顆已發表的 chiplet 原理拆開講。

2. 起點：AI 為什麼突然這麼吃頻寬

演講的第一塊，是把「compute 需求為什麼爆炸」講清楚，因為這是所有光互連需求的源頭。

過去一年真正的轉折，是 AI 從「好玩的玩具」變成「真的能提高生產力的工具」——code gen、Codex、ChatGPT 這類東西開始有實際價值。這帶來兩個質變。第一，我們不再是「丟一個 query、跑一次模型、拿到 token」，而是 agent 在背景持續運算，連續做相對複雜的任務。第二，reasoning 與 verification 這類工作負載，讓「做一件事」需要的算力比以前多得多；再加上 multimodal，輸入不再只有文字，而是影片、3D、各種感測器資料。

Streshinsky 補了一個容易被忽略的推力：distillation（蒸餾）。模型被蒸餾變小之後，塞得進手機、筆電、邊緣裝置，於是部署得更廣——而部署越廣，inference 的總量就以指數往上疊。訓練端把單一模型的算力越推越高，推論端則靠使用場景無限展開，兩條線一起把 compute 需求往上拉。

對應到硬體，就是 AMD 近期公布的整櫃系統（演講中提到的 Helios）：一整櫃裡是一排排的 GPU tray 加上交換器。運算規模只會越來越大，而規模一大，「怎麼把這些晶片彼此連起來」就成了瓶頸。

3. 真正撞牆的是 scale-up，不是 scale-out

這是整場最關鍵、也最容易被外界搞混的一張投影片。

Streshinsky 把網路拆成兩層。scale-out 是把機櫃連到外面世界、把資料餵進餵出的那層乙太網路；scale-up 則是把機櫃「內部」每一顆運算裝置彼此連起來的那層。關鍵數字是：scale-up 的頻寬，比 scale-out 大了將近一個數量級。

把這個數量級記在腦子裡，因為它就是矽光子現在這麼熱的根本原因。當我們從一個機櫃走到多個機櫃，scale-up 的規模瞬間超過純電纜能連的極限——電訊號撐不住，就得換光纖。這是一個「憑空多出來、將近一個數量級」的光通訊需求。過去 scale-up 這層是銅的天下，現在它正被逼著轉光。

4. 銅纜的物理天花板：bandwidth × distance

為什麼銅就是撐不住？答案不是「銅不好」，而是一個很硬的物理量：頻寬 × 距離乘積（bandwidth-distance product）。

歷史上，電訊號與光訊號的分界大約落在 100 Gbps·m 這個量級——也就是說，你要嘛頻寬高、要嘛距離長，兩者的乘積一旦越過這條線，銅纜在成本、功耗、reach、甚至體積重量上就全面不划算。電信網路動輒上百公里，用銅是天方夜譚；而現在雲端資料中心從機櫃到機櫃、甚至機櫃內部，頻寬大到讓這條線在「短短幾公尺」內就被踩破。

更麻煩的是 retimer。電訊號跑不夠遠，就得插入 retiming 裝置去重新生成訊號，而每加一級 retimer，就多一份成本、複雜度與功耗——當數量一多，光是這些再生裝置就吃掉可觀的電。這正是「純電」方案走不下去的關鍵。

5. 從可插拔到 CPO：把光一階一階推近 ASIC

Streshinsky 把光互連的演進畫成一條「整合階梯」，每爬一階，就把光電轉換往 ASIC 推近一點：

• 可插拔模組（pluggables）：運算晶片把電訊號沿電路板送到前面板的插槽，在那裡 retiming 或放大後轉光。整合度最低，也是今天的主流。

• 板載光學（onboard optics）：把光引擎從前面板往內搬到板子上、貼近封裝，縮短那段電通道、省一點能。但代價是可維護性（serviceability）——不能再像插拔模組那樣壞了就拔，得靠額外的可靠度證明。

• 共封裝光學（CPO，Co-Packaged Optics）：直接把光電轉換做到 ASIC 旁邊、同一個載板上。這正是矽光子最漂亮的用武之地——用矽這個材料系統，把光轉換整合到緊貼 ASIC 的位置。

• 未來式：連 retimer 都不要，訊號直接從 ASIC 驅動光元件。這一段他自己也說「可以辯論是不是對的做法」，同場也有人在做 microLED 等其他路線。

CPO 為什麼是一場「先進封裝」的戰爭，我們在 《光子封裝的典範轉移：CPO 為什麼是一場先進封裝的戰爭》 拆得更細；這場演講則補上了「為什麼非爬到 CPO 這一階不可」的物理理由。

6. 為什麼非矽光子不可：省下的能，還給 GPU

爬這道階梯的核心誘因只有一個字：能。

傳輸一段電訊號所需的能量，會隨距離拉長而增加。所以只要把晶片彼此推近、把電轉光的轉換點也推近，就能省下大量功耗。Streshinsky 給了一組很具體的對比：以約 200 Gbps 的通道來算，銅纜要吃掉大約 4~5 mW/Gbps、扛住約 30 dB 通道損耗，才能推過一兩公尺，換算約 200 mW；而把光引擎貼到封裝旁，只要傳幾公釐，可以壓到 不到 100 mW。

把這個差距乘上整台系統約 230 PB/s 的總頻寬，省下的功耗非常可觀——而且省下來的每一瓦，都能還給 GPU，讓 GPU 更強；散熱也跟著變輕鬆。這是一整串系統級的連鎖好處。

還有一個常被忽略、但同樣關鍵的維度是面積。實作這種超短距互連所需的矽面積，遠小於長距鏈路的元件；面積小，就能在單位面積、單位 shoreline（晶片邊長）塞進更多頻寬——而「單位面積／邊長的頻寬密度」正是蓋這種系統最重要的指標之一。

7. 拆解 AMD 的 16 波長光學 chiplet

演講後半進到已發表的實作。這是理解「矽光子到底怎麼把這麼多頻寬塞進一根光纖」的精華，我把它拆開講。

先講標準與封裝形態。 為了讓不同家的光元件能互通，AMD、Broadcom、Nvidia 加上幾家會採用的客戶，正在把 scale-up 該怎麼做推成一個標準（multi-source agreement 性質）——不只是「能互通」，而是連「用哪些波長、跑多快」都要談攏。第一版規格刻意用最簡單的通訊方式：光的開與關（NRZ / on-off keying），因為對基本光通訊而言，這在光學與電學上都最省電。第一版規格是每個方向 4 個波長、單根光纖雙向傳輸、每個波長 50 Gbps。

為什麼要雙向？ 關鍵是 radix（交換基數）。一台交換器的總頻寬有限，假設是 100 Tbps；如果 100 Tbps 全塞在單一根、單向的光纖裡，那這根纖只能連到一個目的地。讓光在同一根纖裡雙向傳，等於更有效率地用掉光纖平面，才能撐起 scale-up 需要的大量交換基數。

光學 chiplet 長什麼樣。 那顆灰盒子裡是一片矽光子晶片，上面整合了濾光、偵測、調變等元件，接上一束 group fibers，封裝內再整合各種電路衝密度。核心是「多波長通訊」，我照著訊號流走一遍：

• 輸入端：最多 16 個波長的光耦合進來，波長間距約 200 GHz（約 0.75 nm），先分成偶數與奇數通道兩路。

• 調變（發射）：用 micro-ring modulator（微環調變器）——一個諧振腔，能選擇性地只調變某一個特定波長的強度。把 8 個微環放在同一條 bus 波導上，就能讓 8 個波長走上路、8 個走下路，共 16 個調變器（每路 8 個）。每一路是 400 GHz 間距的波長各自被調變，再合回單一波導，耦合進一根光纖。

• 解多工（接收）：16 個被調變的波長進來，同樣拆偶奇兩路，讓相鄰通道彼此間距更大——這是為了降低串音（crosstalk）。解多工用的是二階濾波器：兩個彼此耦合的環諧振器，做出比一階更銳利的窄帶 drop filter；代價是調諧更複雜，好處是能乾淨地把每個波長「挑」出來、送進光偵測器轉回電。一條波導上 8 個、另一條 8 個，湊回 16。

• 整合密度：一顆晶片上放 6 組這樣的電路（他稱一組為一個 bank），也就是 6 × 16 的接收頻寬。die shot 上，矽光子晶片面朝上、電性 IC 面朝下疊在上頭，整顆面積不到 10 平方公釐，每通道 50 Gbps。

量測結果：他們在晶片內建錯誤率自檢，實測單通道 50 Gbps NRZ、16 通道全開，秀出接收端的 eye diagram，端到端拿到相當好的 BER——而且不靠 FEC（forward error correction）。這代表這條路走得通，複雜度可控。

8. 為什麼是 micro-ring 而不是 MZM

現場有人問到這題，這也是理解這顆晶片設計哲學的關鍵。相對於光通訊常用的 Mach-Zehnder 調變器（MZM，通常是行波元件），選 micro-ring 有三個理由：

1. 面積。一個微環半徑大約 5~10 微米；要用 MZM 做到相近的頻寬、調變深度與電壓擺幅，長度大概是毫米、上千微米的量級。要做到高頻寬密度，就需要夠小的元件。

2. 天然多波長。多個諧振腔可以耦合到同一條 bus 波導上，這本身就是實作 WDM（多波長）最自然的方式。用 MZM 的話，你得額外做 mux/demux/remux 的電路——不是不能，但更麻煩。

3. 能效。微環可以當成電容性元件來驅動，電容是數十 fF（飛法）等級；相較之下，行波 MZM 是數十歐姆阻抗的傳輸線，或當集總元件時是 pF（皮法）等級的電容。這中間是巨大的能效差距。

當然，環有它的代價：控制系統很難做，微加熱器很費工。但把能效與電路的帳算下來，環是划算的。

至於再往上拉頻寬，還有別條路、別的材料：薄膜鈮酸鋰（TFLN）、與矽緊密整合的 SiGe 量子井電吸收調變器、異質整合的 InP 元件、塞進 slot 波導的有機混合材料、甚至貼著金屬做電漿子（plasmonic）元件。這些都各有挑戰，也正是他想丟給研究社群的題目。

9. 熱：矽光子的死穴，以及怎麼鎖住波長

任何用到諧振的元件，在矽裡都躲不掉一個問題：矽有熱光係數，溫度一變，折射率就變，諧振腔的表現就跟著漂。這是矽光子最硬的難題之一。

解法是：每一個諧振環旁邊都放一個小小的電阻式微加熱器，配上控制電路去補償溫度變化。Streshinsky 秀了一段溫度 ramp 的實測——刻意讓溫度隨時間變化，加熱器即時跟上，而淨 BER 不變，也就是說訊號始終鎖在該傳的波長上。能在寬廣的工作溫度範圍、甚至相對快速的溫度變化下把這件事控制住，是這種系統能不能上線的關鍵之一。

別忘了旁邊還坐著一顆非常燙的 GPU。GPU 對這片矽的熱效應，是整個封裝與熱設計必須一起算進去的變數——這是一個從元件級物理一路連到系統級的多尺度問題。

10. 成績單、往下怎麼 scale、與現場幾個沒有標準答案的問題

這條 link 的成績單（Streshinsky 給的關鍵指標）：BER 在允許少量重試下達 10⁻¹²，對 scale-up 網路夠用；reach 方面，這些 scale-up pod 雖大，但未來幾年內不需要超過 100 公尺；每根光纖頻寬 = 16 波長 × 50 Gbps；延遲低，因為 NRZ 開關光不需要 FEC，retiming 快；能效上他把雷射功率壓到最低，示範單一元件能耗遠低於他先前提到約 5 pJ/bit 的可量產參考線；shoreline 密度則做到每毫米 terabit/s 等級。

往下怎麼 scale。 要把每根光纖的總頻寬像網路頻寬那樣持續翻倍，有兩條明路：一是把每波長的調變速率從 50 Gbps 拉到 100 Gbps，二是把波長數從 4 增到 8、16。但兩條路都不能「花兩倍功耗換兩倍頻寬」——晶片之間已經推到最近了，再往上得靠根本性的能效創新。而且波長從 4 變 16、間距不變，等於要處理的光學頻寬變成 4 倍寬，元件設計直接變難；拉速率也不能只是把環的 Q 值調低（雖然增加光學頻寬，但效率變差、要灌更多功率）。更前瞻的還有雙偏振（很難）、高階多階調變（PAM）。這些他明講是「call to action」，丟給在場研究者。

現場 Q&A 幾個沒有標準答案、但很有料的交鋒：

• 光源要外置還是整合？ 先走外置光源，因為失效的 Pareto 通常落在光源周邊——不一定是二極體壞，常常是光路上的灰塵污染、DC-DC 轉換器或 TEC 失效。外置＝可插拔可更換＝可維護。一旦證明可靠度夠、成本對，就有機會轉向板載的異質整合雷射；他提到 Intel 已發表過異質整合光源不錯的可靠度數據。至於單顆 DFB 還是雷射陣列？兩者都有可能，看能不能做出良率好、成本有優勢的多波長匹配陣列。NVIDIA 用 DWDM 雷射陣列改寫光互連經濟學這條線，可以跟這題對照著看。

• 熱與翹曲、玻璃基板會是趨勢嗎？ 翹曲絕對是真問題——晶片、interposer、載板越做越大，而光纖對準要微米級精度，矽一翹，光束就跑掉。玻璃基板 CTE 較低、又有不錯的光學特性、還能做相鄰晶片的熱隔離，是工具箱裡值得看的一個選項，但會不會成為產業趨勢他不下定論。

• 調變電壓會往上嗎？ 希望盡量低、最好 CMOS 相容；sub-3V 很難但做得到。

• microLED、coherent、矽光子誰最省電？ 他的答案很誠實：要比就得比 ASIC 到 ASIC 的端到端能耗（含雷射、放大器、驅動、TIA、gearbox），只比晶片本身不公平；而且不同方案的應用場景不 apples-to-apples——microLED 適合多光纖、短到約 10 公尺的 compute-to-memory，矽光子則主打幾十公尺到 100 公尺。目前沒有一份「同頻寬密度、同應用」的一對一公開比較，所以誰最省電沒有標準答案，真正決定用哪個的是封裝、熱機械、gearbox 這些系統級取捨。

11. 總結

這場演講最值得帶走的，不是任何一個規格數字，而是一條清楚的因果鏈：AI 把 scale-up 頻寬推到比 scale-out 大一個數量級 → 電訊號撞上 bandwidth × distance 的牆 → 光互連從選項變唯一解 → 矽光子因為能效與面積雙贏，成為最有機會的載體。 而 AMD 這顆 16 波長 micro-ring chiplet，就是把這條鏈落地成一個「可量產、能互通、熱控得住」的具體證明。

但 Streshinsky 也沒有把話說滿。往下每翻一倍頻寬，都不能線性地花兩倍功耗；熱、光源可靠度、封裝翹曲、光纖對準，每一個都還是硬骨頭。他反覆強調的一句話，其實是給整個產業的：能效不能只看晶片，要看 ASIC 到 ASIC 的全鏈；標準不能只有一家，要讓不同家的光引擎講同一種語言。 矽光子現在贏在方向明確，但要不要一路贏下去，取決於這些系統級的工程細節能不能一個一個被解掉。

給讀者的一個追蹤點：接下來值得盯的，不是「誰的單通道又快了多少」，而是誰先在不犧牲能效的前提下，把波長數或調變速率翻上去——那才是這場競賽真正的分水嶺。