ECOC2026 | Microsoft 把光 I/O 的規格表寫出來了：<1 pJ/bit、>10 Tbps/mm、~10 m、<<1 FIT、<10 ns

4小时前

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這是整個 ECOC 2026 上最「甲方」的一場演講。Microsoft 的講者一開場就說這是研究型簡報、充滿假設與風險——然後他做了一件其他人都沒做的事：把光 I/O 要取代機櫃內銅互連所需要的規格，一條一條寫成一張表。 功耗低於 1 pJ/bit、頻寬密度高於 10 Tbps/mm、距離約 10 公尺、可靠度 遠低於 1 FIT、延遲 低於 10 奈秒。這五個數字合在一起，等於宣告今天的快而窄（fast-and-narrow）路線走不到——因為光就算耗電歸零，光是 SerDes 那一段就已經超過 1 pJ/bit。所以他們押的是慢而寬（wide-and-slow）＋ microLED。而整場最狠的一句話在投影片上：「封裝不再是設計、組裝與失效的單位，晶粒才是。」

1. 一張圖，三個技術層級，每層差一個數量級

演講從一張校準用的圖開始，橫軸是最大距離（0.001 公尺到 100 公尺以上），縱軸是一個合併的優值——頻寬密度 × 能效，單位是 (Gbps/mm)/(pJ/bit)，愈高愈好。

今天資料中心裡用的三種技術，在這張圖上排成一條斜線：

寬而慢的平行銅走線：典型用途晶粒對晶粒（D2D）、GPU 到 HBM；優值 約 100,000；最大距離約 0.001 m
窄而快的銅纜：典型用途 NVLINK scale-up；優值 約 200；最大距離約 1 m
窄而快的光纜：典型用途 InfiniBand／Ethernet scale-out；優值 約 10；最大距離約 50–100 m

每往下一層，優值掉大約一個數量級。 這不是巧合，而是物理——你要跑更遠，就得把平行通道收成串列、把速率拉高、把等化與 DSP 加上去，每一步都在吃頻寬密度與能效。

講者用一個公開的對照把這件事釘死：看 Vera Rubin 的規格，從 HBM 頻寬到 scale-up 再到 scale-out，每一層大約有 10 倍的縮減。 而這不是 NVIDIA 獨有的，其他 GPU 供應商的架構哲學也一樣。

頻寬密度 × 能效 vs 最大距離——寬而慢銅走線、窄而快銅纜、窄而快光纜三個層級，每層相差約一個數量級　圖片來源：Simple Tech Trend｜資料來源 Microsoft — ECOC 2026, Tu1-E3

2. 四道牆，今天的解法都在把複雜度往上堆

接著他把「互連是瓶頸」這件事拆成四個層級，每一層都給了今天的業界解法——而每一個解法都是在用複雜度換時間。

第一道牆：運算。 Hopper（H100）是單一晶粒；Blackwell 是 2 個晶粒；Vera Rubin Ultra 預期是 4 個晶粒；再往前推就是 Cerebras 的晶圓級。投影片上那句評語很直接：高封裝複雜度與成本，而且從根本上受限於晶圓尺寸。 原因是模型的算力需求每年成長 10 倍，而摩爾定律一代大概只有 2 到 3 倍。

第二道牆：記憶體。 HBM 必須貼著 GPU，而旁邊沒有空間了——講者形容「就像曼哈頓，只能往上長」。於是 HBM3（8 層）→ HBM4（12 層）→ HBM5（16 層）→ 3D 堆疊在 XPU 上的 HBM。但層數愈多，每一層就得愈薄，而且底層的基底晶粒才是發熱源，中間隔了十幾層要把熱抽出來非常困難。更關鍵的是位元密度：HBM 比標準 DRAM 少大約四倍的位元，因為要挪出空間給 TSV 讓訊號穿過去。

第三道牆：scale-up。 銅纜能給很高的頻寬，但只能跑一公尺。所以只能把 GPU 往單一機櫃裡塞。今天在 Azure 生產環境是每機櫃 120 kW——而投影片上那張真實部署照片裡，實際的 GPU 機櫃只佔一小塊，其餘全部是冷卻設施。下一代預期會超過 0.5 MW。 講者的比喻很有畫面：一個機櫃就是一個車位大小——兩公尺乘一公尺。在那裡面放半個百萬瓦。

第四道牆：scale-out。 跨機櫃是 10 倍超額訂閱（oversubscription），每 GPU 用 800G 光纜。而這裡才是軟體複雜度的來源：今天一個機櫃 72 顆 GPU，如果模型只需要 64 顆，就浪費 8 顆；如果需要 80 顆，那 8 顆就落在另一個高頻寬域裡，中間沒有頻寬。 張量平行、專家平行、管線平行、資料平行——這些花招的存在，全部是為了繞過互連的限制。

而且工作負載本身是異質的。推論至少有三種型態：prefill（產生第一個 token 的時間）、decode attention、decode expert，現在甚至為 agentic 工作負載多出了第四種「midfill」。每一種需要的運算與記憶體配比都不同——NVIDIA 已經在賣兩種針對不同情境最佳化的硬體了。

運算／記憶體／scale-up／scale-out 四個層級的核心壓力與今天的業界解法，以及對應的硬數字　圖片來源：Simple Tech Trend｜資料來源 Microsoft — ECOC 2026, Tu1-E3

3. 如果光夠便宜，整個架構就可以重寫

這是整場演講的轉折點，而講者的框架很有意思——他把「便宜」定義得很寬：低功耗、低成本、低延遲、高可靠度。

假設真的有這樣一條光互連，會發生什麼事？

封裝層： 今天是「一個大封裝，什麼都塞進去」——晶粒、HBM、全部擠在同一塊矽中介層上。明天可以是很多個小封裝，每個封裝一個晶粒、各自配一個光埠，運算封裝與記憶體封裝用光纖織物（optical fabric）連起來。

而投影片上那句結論，我認為是這場演講最該被記住的一句：

封裝不再是設計、組裝與失效的單位。晶粒才是。

記憶體層： 如果不需要把記憶體貼在 GPU 旁邊，就不必用 HBM 了。可以用 DRAM——很便宜、很高頻寬、很好散熱。甚至可以用 LPDDR，因為不必再擔心密度。

機櫃層： 不必把所有東西塞進一個機櫃。機櫃退化成一個方便的部署單位，跟運算單元脫鉤。

軟體層： 這是最有商業意義的一段。今天是設計時就把比例定死：假設一個工作負載是記憶體受限、需要 1 份運算配 6 份記憶體，而硬體是固定配比，那就會有運算晶粒被買了、通了電、卻閒置。投影片上那個例子算得很清楚——兩顆運算晶粒與五顆記憶體晶粒被擱置。而如果有光織物，比例可以按工作負載在執行時決定，什麼都不會被擱置，備用的資源等下一個任務就好。

投影片的小標把這件事濃縮成一句：從設計時決策，變成執行時決策。

4. 那張規格表：五個數字，每一個都很硬

這是整場最有價值的一頁，因為它把「光互連要多好才夠」從形容詞變成了數字。 講者自己也說這不是產品需求、不是官方立場，是他自己的判斷。但它是一張可以拿去對規格書的表：

功耗：目標 < 1 pJ/bit（W/Tbps）
頻寬密度：目標 > 10 Tbps/mm
距離：目標 約 10 m
可靠度：目標 << 1 FIT
延遲：目標 < 10 ns

每一個數字背後都有一段推理，而延遲那一項最值得看。

講者說：對網路而言，為了 DSP 多付 100 奈秒無所謂。但如果是存取記憶體，本地記憶體存取延遲是 80 奈秒——如果因為額外的調變器、DSP 或 FEC 再付 50 到 100 奈秒，那是不可接受的，因為那等於把記憶體延遲直接翻倍以上。

這一條把很多既有方案直接刷掉了。凡是需要 DSP 的光互連，都進不了記憶體這個應用。

可靠度那一條的理由也很直接：因為是共封裝，任何一個失效都會影響整個系統。

Microsoft 為機櫃內光 I/O 訂出的五項目標——<1 pJ/bit、>10 Tbps/mm、~10 m、<<1 FIT、<10 ns，以及各自的推理依據　圖片來源：Simple Tech Trend｜資料來源 Microsoft — ECOC 2026, Tu1-E3

5. 為什麼是慢而寬：因為 SerDes 就是那面天花板

接著他放了一張能耗拆解圖，把光 I/O 的每位元能耗拆成 SerDes、D2D、類比（Analog）、光源（Light source）、其他（Other） 五塊，然後展示四個架構世代的長條圖。

可插拔模組：最高的那根，而且SerDes 那一塊是房間裡的大象——目視佔了超過一半。

CPO：矮了一大截。這正是產業現在在做的事——拿掉一部分的 SerDes（LRO／線性驅動）。已經砍掉很多了。

但講者接著講了整場最關鍵的一句判斷：

即使光學耗電歸零，SerDes 那一大塊還在。所以任何快而窄的方案都很難走到 1 pJ/bit 以下。

這就是為什麼他們押慢而寬。 因為通道數非常多、速率很低，SerDes 可以直接拿掉（改成 D2D），而且驅動器與 TIA 都在很低的速率下操作，等化簡單到只要 CTLE 等級就夠。光源那一塊也可以換成更便宜的方案——例如 microLED。

第三根長條「Wide-and-slow」因此矮到只剩一小截：主要是 D2D 與類比，加上一點光源。

而第四根是「3D Stacking」——把 microLED／PD 陣列直接堆在運算晶粒上方，連 D2D 都省掉，因為距離近到「實際上沒有走線」。投影片上標著：< 1 pJ/bit ?

那個問號是誠實的。 講者自己在每一張投影片右上角都放了一個風險儀表：從 CPO 的「低到中」，到慢而寬的「中到高」，到 3D 堆疊的「高到非常高」。他說得很白：「我不會騙你，這裡有很多未知。」

光 I/O 每位元能耗的四個架構世代——可插拔、CPO、慢而寬、3D 堆疊，以及 SerDes／D2D／類比／光源／其他的拆解比重　圖片來源：Simple Tech Trend｜資料來源 Microsoft — ECOC 2026, Tu1-E3

6. 慢而寬的另外三個好處，都不是省電

講者特別花時間講「不要只談功耗」，而慢而寬在另外三個維度上的論證其實更有意思。

可靠度：因為通道很多，多加幾條的邊際成本基本上是零。 所以可以玩電腦科學在儲存上玩了幾十年的那套——冗餘。多放 1.2 倍、1.3 倍的通道，就能容忍失效。 這對照前面那個「<< 1 FIT」的目標，等於是說：不是靠把單一元件做到極致可靠，而是靠架構把可靠度做出來。

頻寬密度：microLED 這類方案是頂部發射（top emitting）。 這意味著可以把線性的岸線密度轉換成面積密度——而且間距可以做得非常小，同樣的空間裡能塞進非常多顆。而一旦走到 3D 堆疊，就完全繞過了岸線密度的限制，可以用 XPU 的整個面積。

延遲：鏈路變得非常簡單。 從「有 FEC、有 DSP、有均衡器」的系統，變成「只有類比驅動器、TIA，可能加一點 CTLE」。所以延遲最多就是幾奈秒。

至於 microLED 本身的速度，現場提問直接問了。講者的回答是：目前大約是 2 Gb/s。 但他立刻把問題重新框定——

在傳統技術裡，你每一代就是把速率翻倍。但在這裡可以玩很多招：你可以提高速率，但你也可以縮小間距、把陣列做大。如果把間距縮小 5 倍，就多出 25 倍的通道。

而且從電子學的角度，速率愈高，電路就愈複雜。 所以他的結論是：要看的是整個 N 通道系統的端到端 pJ/bit、頻寬密度與可靠度，而不是單一通道的速率。

這個「快窄 vs 慢寬」的路線之爭，ECOC 2026 另一場 workshop 吵了三小時仍無共識，我們整理在 ECOC2026 | 快窄與慢寬吵了三小時，沒有人先定義「慢」：這場辯論真正的分水嶺是 448G。

7. 跨堆疊協同設計：microLED 只是拼圖的一小塊

講者反覆強調一件事：「大家一直問我 microLED 這個技術、那個技術。但對我來說，microLED 只是拼圖的一小塊。」

他攤開的那張圖，把一條光鏈路從左到右拆成八個環節：

發射端：發射器驅動器（Driver）→ microLED 陣列 → 透鏡陣列 → 連接器

光纖

接收端：連接器 → 透鏡陣列 → PD 陣列 → TIA／前端

而副標寫著：跨堆疊的協同設計，才是解鎖全部效益的關鍵。

他對其中兩個環節給了特別的評論，都很值得台廠注意：

光偵測器（PD）被嚴重低估。 他的原話是：「不知道為什麼，我覺得光偵測器沒有得到足夠的重視。對我來說，偵測器做得愈靈敏、愈好，TIA 的日子就愈好過。如果我們能在那裡多擠出一點，需要從別的地方擠的就更少。」

TIA 端也有很多招可以玩，不只是降功耗，還包括降低間距。

而這一切都互相牽制：「某些光纖方案能不能用，取決於封裝方案；某些封裝方案能不能做，取決於元件的間距與佈局。所以你不能只專注在一個環節，然後說別人會處理剩下的。」

封裝是所有東西匯聚的地方——如果要高密度、高可靠度，封裝就是關鍵。

最後那句話對整個光通訊產業都適用：「談可插拔模組的時候，省 0.2 還是 0.3 pJ/bit 沒差。但如果你要打到 1 pJ/bit 這個標準，每一分都重要。」

8. 驗證死結：這才是這場演講真正的痛點

演講的最後一段，講者提出了一個我認為整個產業都該認真面對的問題，而且投影片給了它一個標題：打破驗證死結。

死結長這樣，是一個完美的循環：

量產導入需要大規模驗證。大規模驗證需要真實部署。

而真實部署又需要量產導入。

他說得很坦白：「我跟很多新創、很多大公司談過。每個人都有自己最愛的技術，但它們都還在實驗室裡。很難跳出這個循環，所以我們傾向於固守已知的東西——這在某種程度上是好的，但另一方面我覺得它扼殺了創新。」

Microsoft 的解法是一條分階段的部署路徑：

初期部署：一個可控的使用情境，整合風險有限
場域證據與供應鏈建立：可靠度、可維運性、服務經驗
更廣泛的導入：經過進一步驗證後的高價值架構

而他們自己的路線圖是：AOC PoC（2026 年 3 月，在 OFC 宣布的第一個 microLED 可插拔概念驗證）→ 連接器化可插拔模組（進行中）→ 光 I/O（下一步）。

他很誠實地說：可插拔未必是 microLED 的終極市場，但它夠有說服力、能產生足夠的量，而量能帶來驗證，驗證才能推進到更進階的架構。

還有一句話是講給供應鏈聽的：「我們用的有些技術本來不是為這個領域設計的，是為消費性領域設計的。要適配並不容易。我們遇到的一部分阻力，就是供應鏈還沒準備好。所以我們需要集體去幫他們擴產——給他們需求，或者至少給他們一個可以對照的標準。」

9. 總結

把這場演講放進 ECOC 2026 的脈絡，它的位置很特別：Corning 談 FAU 的可靠度、EBO MSA 談連接器的髒污、Lumentum 談雷射的功率門檻、Huawei 談交換機的岸線密度——這些都是在既有架構裡把某個環節做好。而 Microsoft 這一場，是在問「如果光夠便宜，我們為什麼還要用這個架構」。

對台灣供應鏈，三個具體落點：

第一，那張規格表要抄下來，特別是 <10 ns 這一條。 因為它是一條排除性的規格——不是「愈低愈好」，是一旦需要 DSP 就出局。這對評估自家方案能進哪個應用層級，是一條非常乾淨的分界線：能做到 <10 ns 的，可以談記憶體與 scale-up；做不到的，就只能留在 scale-out。而 >10 Tbps/mm 這個數字，是 Huawei 給 1024-lane 交換機那個 0.3 T/mm 目標的三十幾倍——它已經不是同一個應用了。

第二，microLED 的 2 Gb/s 不該被當成壞消息，但也不該被當成好消息。 講者的框架很清楚：單通道速率不重要，重要的是 N 通道系統的端到端 pJ/bit 與頻寬密度。 對台廠而言，真正的機會不在「做出更快的 microLED」，而在間距、透鏡陣列、連接器、封裝——因為「把間距縮小 5 倍就多出 25 倍通道」這件事，靠的是精密結構件與封裝能力，不是磊晶。

第三，也是最實際的——他公開喊了「供應鏈還沒準備好」。 這句話從一家超大規模業者口中說出來，意思是：他們在找願意為這條路線投產能的夥伴，而且他們知道自己現在給不出訂單量。 這是一個典型的早期押注窗口：進去的人要承擔驗證死結的成本，但也會拿到規格話語權。台廠要判斷的不是「microLED 會不會成」，是「用消費性 microLED 產線改做資料中心，改造成本有多高、有沒有人願意分攤」。

宣判：這場演講最有價值的不是 microLED，是那張規格表和那句「封裝不再是設計單位，晶粒才是」。前者把「光互連要多好」從形容詞變成了可驗收的數字；後者則說明了為什麼這件事值得冒險——如果光夠便宜，HBM 可以換回 DRAM、機櫃可以只是一個部署單位、資源配比可以在執行時決定。這不是省幾個百分比的功耗，是把整個 AI 基礎設施的設計自由度拿回來。

本文僅供技術與產業趨勢分析，不構成任何投資建議。