ECOC2026 | 快窄與慢寬吵了三小時，沒有人先定義「慢」：這場辯論真正的分水嶺是 448G
ECOC 2026 把開幕日整個下午、兩個半場、十四場演講，討論的是：單通道速率還能不能一直推上去，還是最後由「慢而寬」勝出。結論是沒有結論——但它交出了三個比勝負更有用的東西。
第一，真正的斷點不是快或慢，而是 200G 走向 400G/lane 的那一步。448G 電氣介面讓封裝逃逸吃掉整體預算的三到五成，PCB 上的可走距離壓到 10–20 公分。到那一刻，光進不進封裝已經不是選擇題；兩邊的分歧只是對「那一刻多快到」的估計不同。
第二，整場沒有人先把「慢」定義清楚。同一份 OCI 規格，在六位講者的六種定義下得到四種答案。當大家報出來的 Tbps/mm 與 pJ/bit 建立在不同的 lane rate 界線上，橫向比較在對齊定義之前一律無效。
第三，pJ/bit 從 0.369 被講到 20，五十四倍的落差裡，多數不是技術，是量測口徑。Coherent 當場把它攤開：那些 sub-1 pJ/bit 不是量在「光引擎」，就是量在建模邊界內；補回 SerDes、MCC 與 clocking 約 2.0 pJ/bit 之後，0.90 與 1.00 直接變成 2.9 與 3.0，跟原本看起來最差的 3.5 同級。
對台灣供應鏈來說，訊號在最後：兩邊吵到最後，卡住的都不是光，是封裝、耦光、測試與外部光源。
1. 一整個下午，只為了一個問句
ECOC 2026 在馬拉加把 Su3-I 與 Su4-I 兩個 90 分鐘場次接在一起，中間只隔一個咖啡時間，題目是同一句話：Can fast narrow channels keep rising without limit or will slow and wide become the winner?
主持陣容是 Eric Bernier、Ciena 系統架構副總 Peter Winzer、Tony Chan Carusone 與 Marianna Pantouvaki。上半場七位來自 LightCounting、Arista、Qualcomm、Ciena、Huawei、Marvell、Applied Materials；下半場七位來自 OpenAI、Lumentum、Coherent、HyperLight、Lightmatter、Credo、Xscape Photonics。買方、交換機廠、模組廠、材料廠、新創與分析師全部到齊，這在 ECOC 的 workshop 裡不常見。
主持人開場就要求聽眾「用各種創意的問法逼講者選邊站，講出一些可能會惹上麻煩的話」，並強調現場沒有官方錄影。下半場最後一位講者上台前，他提到票數已經大量集中在「共存」，還特地重新開放投票——語氣裡明顯覺得這答案太安全。盤點十四場的結論頁之後會發現，他的抱怨只對了一半。
明確站快窄的只有 Applied Materials 的 Chris Cole 與 Ciena 的 Bilal Riaz；明確站慢寬的只有 Lightmatter 的 Darius Bunandar 與 Credo 的 Mohsen Asad。中間那十位不是和稀泥——每一位都給出了「對方陣營要成立，必須先跨過哪一道門檻」。這場 workshop 的價值不在票數，在那十道門檻。
2. 二十年的座標軸，與六個用來避險的 MSA
LightCounting 顧問 Roy Rubenstein 用一組對照把尺度校準完：ECOC 2006 的 Finisar SFP+ 是 1G–10G、單通道、氣冷；ECOC 2026 的 XPO 模組是 1.6T–12.8T、64 個 200G 通道、液冷。二十年，通道數從 1 變 64。
他接著把兩條路線並排：IMDD 這邊 1.6T OSFP 已量產、3.2T 在開發（16×200G 或 8×400G）、12.8T 還在紙上；coherent 這邊從今天的 200 GBd，經 1600ZR 的 240–270 GBd（2027/28）、2.4T 的 280 GBd（2028）、3.2T 的 400 GBd（2029），到 2030 年代初的 450–500 GBd。
他的判讀很直接：AI 的迭代以月為單位，電與光的速率翻倍以年為單位，中間一定有東西要讓步。產業的讓步方式，是用 MSA 把選項先囤起來——2026 年同時在跑六個：XPO（把可插拔延伸到 12.8T）、CPX（把可服務介面推到 ASIC 旁）、400G Optics（繼續推單通道速率，500 公尺）、OCI（把高速電氣 I/O 轉成更多更慢的光通道，例如 200G 拆成 4×50G）、SDM4 MCF（多芯光纖）、Expanded Beam Optics（擴束連接，解決量產對位）。
他那張三層圖是整場最精準的一句話：
架構是一場賭注，變寬不是。
單通道速率會不會繼續漲是賭局；但「通道數與光纖數一定會變多」，兩邊都同意。這是全場唯一共識，也是後面所有供應鏈判讀的起點。Open CPX 這一層的實體規格，我們在 拆解 Open CPX 1.0：CPO 終於有了一顆標準插座 有完整拆解。
3. 真正的斷點：448G 那一步
Arista 的 Sunil Priyadarshi 把問題拉回「交換機的電出不出得來」。他的頻寬路徑是 51.2T（512×100G）→ 102.4T（512×200G）→ 204.8T（1,024×200G）→ 409.6T（1,024×400G）。注意 204.8T 那一代：通道數翻倍，速率沒動；到 409.6T 才輪到速率。兩種翻倍方式各有各的痛，一個卡封裝與凸塊密度，一個卡電氣通道。
到 448G 電氣介面，數字變得不客氣：PAM4 要 224 GBd、約 112 GHz 類比頻寬；PAM6 可壓到約 173 GBd、約 90 GHz；PAM8 約 149 GBd、約 75 GHz——但省下的頻寬要用 SNR 與 DSP 複雜度去換。通道本身更麻煩：超低損耗 PCB 在 112 GHz 約 2.1 dB/inch，twin-ax 只有 0.3–0.5 dB/inch，差四到七倍。
Qualcomm Dragonfly 的 Letizia Giuliano 補上另一半帳：224G 這一代，BGA／封裝／PCB 的逃逸損耗已經吃掉 40 dB 鏈路預算的三到五成；到 448G，實質上變得不可行。這就是 Qualcomm 會跟 Samtec 做「共封裝銅」的理由——連銅線都得搬進封裝。
Lightmatter 的 Darius Bunandar 把同一件事換成三欄表：能耗從 56G NRZ 的約 1–2 pJ/bit 到 112G PAM4 的約 4–6 pJ/bit；PCB 電氣可走距離從 1 公尺，壓到 112G 的 30–50 公分，再到 224G PAM4 的 10–20 公分；448G 那一欄直接寫「只剩 flyover 或 CPO」。FEC 同步從不需要，變成 RS/KP4、KP4+、更重的 FEC 與更高延遲。
Credo 的 Mohsen Asad 再堵死「等製程救」這條路：106G DSP SerDes 在 4nm 是 3.4 pJ/bit，換到 3nm 還是 3.4 pJ/bit。
四家數字疊起來，結論很清楚：分歧不在快窄能不能繼續，而在 448G 那一刻多快到、到的時候封裝準備好了沒有。這條電氣牆的脈絡，我們在 400G/lane 卡的不是光，是電 談過，ECOC 這場只是把數字補滿。
4. 吵了三小時，沒有人先定義「慢」
這是整場最荒謬、也最有價值的發現。
Roy Rubenstein 講完不到十分鐘，台下就舉手：「OCI 根本不慢，我會叫它『不太慢也不太寬』。」Roy 當場承認：200G 拆成 4 條 53 Gbaud，與其說是變慢，不如說是「轉譯」——「很難界定什麼才叫真正的慢。」
往下十三場，每個人都用自己的定義在講話：Ciena 的 Bilal Riaz 乾脆切成「是 NRZ 就算慢」；Chris Cole 用相對定義「低於當下最高速率的四分之一」；OpenAI 的 Binbin Guan 是全場唯一給絕對門檻的人——低於 50 Gb/s 才算慢，照這條線 OCI 的 53.125 Gbaud 剛好踩在界外，所以 OpenAI 另外開了第三格 Fast & Wide；Marvell 的 Lenin Patra 直接在中間插一格新詞，把 50G–100G NRZ 叫「Flat Optics」，真正的 Slow & Wide 留給 2G/4G–50G 的微發光元件；Lightmatter 的 Darius Bunandar 則把定義從速率搬到封裝——3D 堆疊後電氣跳距只剩微米，56G NRZ 配約 2 pJ/bit 就夠用，快慢失去意義。
公平起見把 OCI 的實際規格擺出來：每方向 4 個 53.125 Gbaud NRZ 波長、分 A/B 兩個波段、單纖雙向、raw 212.5 Gb/s、名目 200G 介面。53.125 Gbaud 這個數字，比很多人口中的「快」還快。
這場辯論的第一個實際產出是負面的：在對齊定義之前，任何跨廠商的 Tbps/mm 與 pJ/bit 比較都無效。這不是修辭，下一節就會看到它造成多大誤差。
5. pJ/bit 從 0.369 到 20：五十四倍落差裡，多數是口徑
Coherent 的 Chris Kocot 做了別人都沒做的事：他不比技術，他比「這個數字量到哪裡」。
他把六個被廣泛引用的能耗數字放進同一張表，每列強制標註量測邊界、證據等級與被省略的部分——0.369 pJ/b 的 comb-driven SiPh 是建模校準、不含 clocking（補回要加 0.3–0.6）；0.75 pJ/b 的 NRZ slow-and-wide VCSEL 是推估、含空間扇出假設；0.90 pJ/b 的 PAM4 108G VCSEL 陣列是實測、但整個 tile 估計約 2；Broadcom 的 1 pJ/b 不含 DSP；2.5D WDM interposer 的 3.5 pJ/b 是模組 1.5 加遠端雷射 2.0。
然後他畫了一張柱狀圖，把每個 headline 數字後面被省略的開銷（SerDes 1.5＋MCC 0.1＋clocking 0.4＝2.0 pJ/bit）用淺色接上去。結果是：兩個 VCSEL 方案的 0.90 與 1.00 直接變成 2.9 與 3.0，跟原本看起來最差的 2.5D WDM interposer（3.5）站在同一級。他的結論句值得逐字引用：比較需要的是邊界標籤，不是柱子高度。
我們把這張表擴大到全場：
同一把尺下，Ciena 的階梯最有參考價值，因為五級都用同一個口徑：完全 retimed 可插拔 30 W（18.5 pJ/bit）→ 半 retimed LRO 20 W（12.5）→ 線性可插拔 LPO 10 W（6.5）→ NPO 8 W（5）→ CPO 5 W（3）。Huawei 則把它換成三個一起變的指標：快窄現況是電-電損耗 40 dB、shoreline 密度 0.2 T/mm、20 pJ/bit；慢寬第二階是 <5 dB、3.2 T/mm、3 pJ/bit。密度十六倍、能耗近七倍，代價是光引擎要整圈繞在 XPU 旁邊。
這跟我們先前在 Nature Electronics 把 CPO 的整本帳攤開 談的是同一個病：光互連最大的資訊不對稱不在技術，在每個人算帳的邊界都不一樣。
6. 兩邊的真實籌碼：材料能推多快，光源能鋪多寬
口徑對齊之後，才輪到比技術。兩邊的天花板都很具體。
快的那一邊，SOI 到頂了。 Huawei 的 Wen Zheng 講得很白：SOI 靠電漿色散效應，頻寬被 PN 接面 RC 卡死，第三代也只是在第二代約 50 GHz 上再推約 20 GHz。接力的是薄膜鈮酸鋰（Thin-Film Lithium Niobate，TFLN），靠 Pockels 效應、沒有接面電阻，華為在 SiN-SOI+TFLN 異質平台上做到 3 dB 頻寬 >110 GHz、Vπ < 2 V，相位移器功耗從約 50 mW 降到約 2 mW。但他同時列出四道沒過的關卡：CMOS 相容與汙染風險、448G 可能需要石英基板或懸浮結構而與先進封裝衝突、TFLN 體積塞不進 CPO 光引擎、以及12 吋 LN 晶圓與鍵合製程根本還不存在。
HyperLight 的 Christian Reimer 直接回擊「TFLN 不成熟」的印象：多來源且地理分散的 LNOI 晶圓、6 吋與 8 吋兩條產線、百萬顆等級產能、ISO 認證、Telcordia GR468 驗證；電信端 130 Gbd DPIQ 已出貨放量、260 Gbd 開發中；資料通訊端 200G/lane PIC 已可取得（1.6T FRO 約 21 W、1.6T TRO 約 12 W、12.8T XPO 約 80 W），400G/lane PIC 可由 DSP 直驅、不需外部驅動器。Lumentum 則拿磷化銦（InP）當證據：2008 年 25G/43G NRZ，到 2024 年 400G PAM4；更硬的是兩個實測——與 Keysight、NTT Innovative Devices 合作的 448 Gbps InP EML，以及 OFC'25 現場展示的 450G InP DFB-MZI。
慢的那一邊，卡在光源。 Lumentum 對慢寬開的藥方是 1060nm VCSEL，波長演進史很有說服力：1999 年 850nm 標準化、2017 年 940nm 被 3D 感測推進高量產（累計出貨數十億顆發光體）、2021 年 980nm 被車用推進高溫高可靠度、2025 年為高密度互連提出 1060nm。OFC'26 的展示是 32 Gbps/通道、>80 Tbps 雙向、>1.5 Tbps/mm、<2.5 pJ/bit、BER < 1e-12。但 Coherent 給了物理天花板：低電流 VCSEL 在 0.5 mA 下實測約 15 GHz，超過 200G/lane 之後元件最佳化已逼近極限，而且 VCSEL 鏈路必須做到「接近銅線的穩定度」才進得了機櫃。
微環調變器（Micro-Ring Modulator，MRM）這條路的數字最漂亮：Lightmatter 的環直徑約 15 微米，每加一個波長只是在匯流排上多掛一個環，波長幾乎免費。EVK50 做到 16λ 雙向 56G NRZ、單纖 800 Gbps、1 km 單模、pre-FEC BER < 1e-9、<3 pJ/bit；EVK100 做到 16λ 的 112G PAM4，單纖 1.6 Tbps；M1000 單封裝 1,024 條 50G NRZ、>100 Tbps。雙向把光纖數砍半，他們估算約 15% 的網路 TCO 節省。
但華為在同一天把微環的帳也算了一遍，而且算得比支持者更狠：要做到單纖 400G 以上，微環路線自己內部還有岔路——16λ×32G 要付出更大的 FSR、更多插入損耗與面積、16 波長雷射的功率一致性與良率、翻倍的控制電路面積；8λ×64G 則要付出更高的環頻寬、耦合環設計、更高的單波長雷射功率與更低雜訊的 TIA。
主持人在華為講完後說了整場最有趣的一句：「我很喜歡妳是第一個在公開場合說出『匯流排上掛一堆環並不是那麼美好』的人。抗議的人呢？我確定有人正在蓋五百線的梳狀雷射，說那就能解決問題。人在哪裡？」台下沒有人舉手。
Lightmatter 自己也承認了同一件事，只是換個說法：慢而寬需要精確、準確的多波長雷射，標準二極體雷射不夠用。這就是他們自己做 GUIDE 的理由——300mm CMOS SOI、單晶片 128 顆以上雷射、64 波長以上、功率精度 0.25 dB、頻率精度 3 GHz、0.1 FIT。
兩邊攤平：快的卡在材料，慢的卡在光源。都不是卡在「光」本身。
7. 沒有人想談的那一格：可服務性
這場如果有一個反派，是 Applied Materials 的 Chris Cole。他開場就說：「你們已經聽了六、七場一模一樣的簡報，我不會讓你們失望，技術內容也一樣。唯一的差別是——我有結論。這個領域太客氣了，大家在乎別人的感受，不想下結論。我沒有這種限制。」
他先把命名學釐清：NPO 是封裝外面、CPO 是封裝裡面，CPO 再分主基板上的傳統 CPO 與共用中介層上的 CIO。然後逐一宣判：前面板可插拔會持續是重要量產選項；NPO 預期會成為下一個高量的光學形態；CPO 是高效能、封閉生態、相對低量的產品，他引用一位不具名業界高管的說法，把它改名為「CP0」（CP-zero）；CIO 商業可行的封裝「還要四、五、六年，完全落在 400GbE 的部署時間窗外面」。
他用 NVIDIA 200T ASIC 做對照：CPO 走有機基板約 100 mm 見方，十二顆光引擎繞在四周；CIO 走中介層只要 35 mm，介面換成 die-to-die。面積差三倍，但封裝技術不存在。
這段在 Q&A 引爆全場最激烈的交鋒。台下反駁：2023 年就報過 32 通道、32 Gbps、1 Tbps 的混合鍵合成果，兩年後 Jensen Huang 就宣布它是產品，「有封裝的人，才有話語權。」Chris Cole 回應：「最聰明的工程團隊像 NVIDIA、Broadcom 做了十年，也沒有量產出貨。」主持人只能笑著說「這是我們能想到最好的咖啡時間開場」。
把情緒拿掉，他的判斷其實跟 Ciena 與 Marvell 同一邊。Ciena 的數據是：100T ASIC 要額外 1 kW 只為了 retime 光學，所以現況技術上次優；單一廠商 CPO 技術最優但供應鏈有風險；只有 Open CPX MSA 的 6.4T 標準化模組在技術與供應鏈兩欄同時拿綠燈，對應 2027 年 ramp。Marvell 的 Lenin Patra 則把可服務性單獨拉成決策變數：從可插拔到 NPO 到 CPO 到 on-die chiplet，整合度、功耗、頻寬密度單調變好，電氣距離從數十公分縮到微米——但 CPO 與 on-die chiplet 都是「不可現場更換」。
OpenAI 的 Binbin Guan 把這件事翻成買方語言。他把 FIT 上界的統計公式放上投影片，再畫一張有效算力對時間的階梯圖：故障時算力掉一階，在復原時間內維持低點，陰影面積就是損失的有效工作量。他的結論很克制但很硬：「OCI 的 DWDM 路線是提高單纖容量的可行方法；但要評估系統可靠度，還需要進一步的失效與復原分析。」翻成白話——慢而寬還沒有交出現場資料。
這條線跟我們在 CIOE 2026 芯·光論壇：NPO 為什麼不再是過渡方案 看到的方向一致：產業正在把賭注從「最省電的架構」搬到「壞了能換的架構」。
8. 拓撲正在變扁，這才是慢寬真正的需求來源
只看元件，慢寬的理由並不充分。它的理由在拓撲。
Credo 的 Mohsen Asad 列了一份現在進行式清單：OpenAI 的半扁平兩層 Clos（電氣）、AWS 的扁平準隨機圖配被動光學 ShuffleBox、Google 的 Virgo 扁平高 radix 光學 fabric、Microsoft 的 Fairwater 單一扁平網路（他們自己創了「networking wall」這個詞）、Meta 的 Disaggregated Scheduled Fabric。Google 把跳數從 16 跳壓到 7 跳。理由是 MoE 與推理的 all-to-all 通訊——每多一跳就是一筆延遲稅，而銅線收不回來。
他把能耗帳拆到每一段：機櫃級中央交換的銅連接，一次穿越要跑五段 SerDes，合計約 14–17 pJ/bit，最遠只到 1.5–2 公尺；扁平光學 mesh 只有兩段 SerDes 加兩次光電轉換，約 4 pJ/bit，沒有 retimer、距離不限。這個差距就是把 GPU 域從銅線的 72 顆推到 300 顆以上的理由。Marvell 提供了另一個尺度：交換機式一機櫃 72 顆 XPU、torus 一機櫃 64 顆，而光學電路交換在 PoD 層級可以做到 一個 super POD 九千顆——144 機櫃 ×96 個 ICI 光埠＝13,824 條光纖，收斂到 48 台 OCS。
收尾的 Xscape Photonics 給了全場唯一可以拿來「預測日期」的判準：頻寬 × 距離。這判準不新——MIT 的 Kimerling 二十年前就用它描述電信從銅走向光的轉折（約 10 Mb/s·km），單模光纖的轉折落在約 80–85 Gb/s·km，2016 年資料中心 scale-out 轉向單模的門檻也差不多是 100 Gb/s·km。五十年，同一個門檻沒變。
套到 scale-up：NVLink2 的 1.2T、NVLink3 的 2.4T、NVLink4 的 3.6T、NVLink5 的 7.2T，銅線正在逼近多模門檻；而 10 公尺級的 scale-up roadmap 在 12.8T/14.4T 那一代跨過單模門檻，時間點大約 2028。
把第 3 節的 448G 與這一節的 12.8T 放在一起，會得到同一個時間點：2027 到 2028。這才是這場辯論的真正答案——不是誰贏，而是所有人的時間表都收斂到同一個兩年窗口。
9. 對台灣供應鏈的意義：四個環節，全部在瓶頸上
把十四場的抱怨清單抄下來會發現，沒有一個人的瓶頸是「光」。
先進封裝與中介層。 Arista 直接把台積電的 COUPE 放上投影片，引用 2021 年 ECTC 數據：相較 µbump 架構的光引擎，COUPE 同速率下功耗低 40%、同功耗下速度高 170%。Chris Cole 說 CIO 還要四到六年、Huawei 說 TFLN 塞不進 CPO 是因為體積與 RF 阻抗匹配、Arista 說 native OCI 需要 10–20 微米級凸塊與完美光學對位——三個抱怨指向同一個環節。
耦光、光纖陣列與連接器。 Ciena 在 Q&A 明說：慢而寬意味著更多光纖，間距正從 125 微米往 80 微米走，而且要能把上千條光纖從中介層繞出去。六個 MSA 裡有兩個（SDM4 MCF、Expanded Beam Optics）整個就是為了量產對位與自動化而存在。這格的門檻是製造，不是設計。
外部光源與 ELSFP。 這是被低估最嚴重的一格。OCI、P-CPO 與微環路線全部需要外部多波長雷射，規格被拉得很高。Lightmatter 乾脆自己做 GUIDE；Xscape 用 Kerr 梳狀光源從單顆泵浦雷射生成 4 到 128 個波長，並在展場實測符合 CMIS 5.3 與 2×4 OCI MSA 的 8 波長 ELSFP。它的時程很具體：EagleX 已累積 36.4 萬元件小時可靠度、2025 年 Q4 送樣；FalconX 8 的 2×4 OCI 版本 2026 年 Q2 送樣、1×8 CW-WDM 版本 Q3 送樣；Gen2 的 16 波長版本功耗減半，C 波段 7 月、O 波段 9 月送樣。順帶一提，Xscape 投影片上列的 OCI-MSA 成員是 AMD、Broadcom、Meta、Microsoft、NVIDIA、OpenAI——買方全在裡面。
VCSEL 與微發光元件。 1060nm 是 3D 感測與車用供應鏈的延伸，每一步都靠別的應用養大產能再轉進來；Credo 則說微 LED 已排在 2027 年。這格的關鍵不是技術領先，是能不能吃到 3D 感測既有的測試、資料與製造基礎設施。
時間窗把全場日期收攏起來：CPO 在 scale-out 約 2026、在 scale-up 2027/28（Ciena）；Open CPX 的 6.4T 標準化模組 2027 年 ramp（Ciena）；400G/lane 的 OIF 與 IEEE 標準化剛啟動（Qualcomm）；12.8T scale-up 跨過單模門檻約 2028（Xscape）；CIO 商業可行的封裝還要四到六年（Applied Materials）。
這是一個兩年的窗口，而且它不是留給架構決策的，是留給製造驗證的。這個時間壓力與 409.6T 那道牆的關係，我們在 CPO / NPO / XPO 三方對談：18 個月後那道 409.6T 的牆 有更完整的推演。
10. 總結
主持人抱怨投票結果「太無聊」，因為多數人投共存。但把十四場的細節疊起來會發現，共存是唯一誠實的答案——只是它誠實的理由跟多數人想的不一樣：這兩條路根本不在同一個時間軸上競爭。
快窄這一邊，InP 已實測到 448G 與 450G 單通道，TFLN 有 >110 GHz 與 <2 V 的元件數據，6 吋與 8 吋產線在跑，400G/lane 的 PIC 可由 DSP 直驅。它的問題不是做不出來，是做出來之後電放不進封裝。慢寬這一邊，單纖 1.6 Tbps 已在 1 公里單模上跑通，單封裝 100 Tbps 已展示，<3 pJ/bit 有實測背書。它的問題也不是做不出來，是還沒有現場失效資料，而且多波長雷射的功率與波長穩定度是全新的良率題目。OpenAI 那句「需要進一步的失效與復原分析」，是買方能講的最客氣的拒絕。
快窄與慢寬不是兩條路線，是同一條時間軸上的先後。快窄撐到 448G 撐不住為止，慢寬接在封裝準備好之後；而兩邊的交會點，落在 2027 到 2028。
對供應鏈來說，這句話的可操作意義是：在這兩年裡，押在「哪一種調變」上的風險，遠高於押在「兩種都會用到的製造能力」上。六個 MSA 裡有兩個不管哪邊贏都要用；封裝、耦光、測試與外部光源這四個環節，不管哪邊贏都是瓶頸。Roy Rubenstein 那句話值得再抄一次：架構是一場賭注，變寬不是。
最後留一個追蹤指標：下一個決定性的訊號，不會是誰又展示了更高的 baud rate 或更低的 pJ/bit，而是誰先公布慢而寬架構在真實機房裡的 FIT 與復原時間。那份資料出來的那一天，這場辯論才算真的結束。
本文僅供技術與產業趨勢分析，不構成任何投資建議。
相關閱讀
SEMICON Taiwan 2026 矽光子國際論壇 14 場全解讀 | 架構之爭結束，製造之爭開打：本文第 9 節的「製造才是瓶頸」，在那一場被講得更透徹。
禁得了模組，禁不了基板：光通訊的勝負手已經下移到磷化銦：Lumentum 的 448G InP 路線背後，是整條 InP 基板的供給問題。
2026 OCP APAC Summit 全解讀：24 場議程講的其實是同一件事：三個月前的同題盤點，可以拿來對照產業共識移動了多少。
留言