SEMICON Taiwan 2026 矽光子國際論壇 14 場全解讀 | 架構之爭結束，製造之爭開打
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2026 年 8 月 31 日，SEMICON Taiwan 矽光子國際論壇（Silicon Photonics Global Summit）在台北辦了整整一天，14 場技術演講。最值得注意的訊號不在任何一張投影片裡，而在「沒有出現的東西」——沒有一場演講在辯論 CPO 該不該做。
過去五年這個題目的標準戲碼是：可插拔陣營說 CPO 不可靠、CPO 陣營說可插拔撞牆了，兩邊各講半場。這一天沒有。14 場從頭到尾都建立在同一個前提上——光要進封裝，這件事已經定了——然後各自往下講「怎麼做得出來」。
更關鍵的是議程本身的重心分布：14 場裡有 4 場（Onto、ficonTEC、Advantest、光焱科技）從頭到尾只講量測與測試，再加上日月光的後半場與科林研發的良率段落，整整超過三分之一的議程時間在談「怎麼把光子量產出來」，而不是「光子能做什麼」。
這一天真正被決定的事只有三件：
架構之爭以「共存」收場，時間表被 Cisco 講得很具體——CPO 從 3.2T 世代起跳，可插拔繼續活著
400G/lane 是材料題，不是設計題，矽的三種調變器被聯電逐一判出局
真正的瓶頸不在光，在測試與良率學習，而這一段剛好是台灣的主場
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先講為什麼「沒人吵架構」本身才是新聞。
論壇主席、台積電先進封裝技術發展副總經理徐國晉在開場致詞裡丟了幾個數字：2025 年光收發模組銷售額比 2024 年成長 25%，2026 年預估再爆一次、成長 50%；如果只看 100G 以上的高階市場，2024 年翻倍、2025 年再成長 60%，「完全由 AI scale-out 驅動」。矽光子將在 2027 年拿下超過一半的市場。
這些數字本身不算新聞。新聞是他接下來那句：「產業領導者近期宣布 CPO 將在今年下半年進入量產。半導體世界已經全面押注這條路。」——論壇的第一場致詞就把 CPO 當成既成事實，後面 14 場沒有一場回頭質疑它。
於是整天的內容自然分成三塊，這也是本文的結構：
需求端（第一部：為什麼非光不可）、供給端（第二部：400G/lane 的材料戰）、製造端（第三部：測試與量測這道真瓶頸）。
主軸一是架構之爭以共存收場。Cisco 花了整整五分鐘正面拆解四個「江湖傳言」，結論全是「兩邊都對一半」。日月光給出量化的收益邊界——頻寬 32 倍、能耗 1/6。這不是折衷，是產業終於接受了「不同 use case 用不同架構」這個現實。
主軸二是400G/lane 已經不是設計題。聯電副總丁文琪那場是全天技術密度最高的一場，他把矽基調變器的三條路——MZM、微環（MRM）、SiGe EAM——逐一判出局，理由都是物理，不是工程努力不夠。imec、Soitec、科林研發、Lumentum 四場從不同角度講同一件事：接下來的頻寬要靠材料，不是靠設計技巧。
主軸三，也是我認為這場論壇最被低估的訊號：瓶頸已經從「能不能做」變成「能不能量產」，而量產的卡點在測試。 ficonTEC 總裁 Andre Lalonde 講了一句我認為是全場最重的話——他們 25 年總共出了大約 2000 台設備，而未來 12 到 18 個月要再出 1000 台。半數的歷史產能，要在一年半內複製一次。
2. 開場三席：把「已經發生」放在最前面
上午開場由三位輪流致詞，加起來只有 15 分鐘，但訊息密度很高。
徐國晉（台積電先進封裝技術發展副總經理、SEMI 矽光子產業聯盟共同主席） 除了上面那組市場數字，還講了一個結構性判斷：台灣不只是晶圓代工的重鎮，而是全世界最強的「整合」生態系。 他明說瓶頸不在光引擎——「台灣有能力把光引擎規模化生產」——而在供應鏈的其他地方：雷射、光纖、光纖連接器、產品測試。整場論壇後面的四場測試演講，等於是替這句話做註腳。
洪志斌博士（日月光研發中心副總經理、SEMI 矽光子產業聯盟共同主席） 給了兩個時間尺度：CPO 這個題目談了五年，矽光子做了十五年。 光引擎的目標很明確——頻寬要從現在的可插拔方案往上拉 16 到 32 倍，功耗降到 1/6。他也點出了 CPO 真正的難處：「以前我們是把晶片封裝和系統分開做，光學是插在板子邊緣的可插拔模組。有了 CPO，我們第一次要把光互連拉到先進封裝結構的上面。」
陳永和博士（波若威科技產品應用與管理副總經理） 主持上午場，他的開場只做了一件事——把今天 14 場議程的三條線標出來：AI 基礎建設、高速光互連、先進材料與封裝技術，以及最後那句「從工程階段推向量產」。
值得記一筆的是洪志斌在後面自己那場提到的數字：SEMI 矽光子產業聯盟（SiPhIA）從成立時的少數幾家，現在會員已經超過 150 家。 一個五年前還在解釋自己存在意義的聯盟，現在是產業標準制定的其中一個入口。
3. Cisco｜Ginni Chadha：需求缺口有多大，以及為什麼共存才是答案
Cisco 元件品質與技術副總 Ginni Chadha 在 Cisco 待了 25 年，經歷過 1990 年代末那一次光通訊泡沫。她開場就說：「那時候我們花大錢建基礎設施，但客戶沒賺到錢。這次不一樣，這次你清楚看得到 use case。」
她這場是全天唯一從「網路架構師」角度切入的演講，也給出了本文第一組關鍵數字。
頻寬缺口的真正尺度
Cisco 用同一個基準（廣域網路 / DCI 對終端用戶的頻寬 = 1 倍）去量四種網路：
網路層級 | 規模 | 相對 DCI 頻寬 |
WAN / DCI（終端用戶） | — | 1× |
傳統資料中心 Front-End（運算／儲存） | — | 7× |
AI 資料中心 Scale-Across | 百萬顆 GPU 以上 | 14× |
AI 資料中心 Scale-Out | 5 萬顆 GPU | 56× |
AI 資料中心 Scale-Up | 數百顆 GPU | 504× |
這張表要橫著讀才有意思。Scale-Up 的規模最小（數百顆 GPU），但頻寬需求最大（504 倍），而它今天幾乎全部是銅。這就是整場論壇所有人在搶的那塊——當銅在這個距離與速率下走不動，光學會出現一根曲棍球桿。
交換機頻寬的階梯，以及 CPO 的入場點
第二組數字是交換晶片的頻寬階梯，每一階對應一個 SerDes 世代與一個光學世代：
12.8T ← 50G PAM4 SerDes ／ 400G 光學
25.6T ← 100G PAM4 ／ 800G
51.2T ← 200G PAM4 ／ 1.6T 或 CPO
102.4T
204.8T
409.6T ← 400G SerDes ／ 3.2T CPO
Chadha 的結論一句話：「CPO 的轉換從 3.2T 世代開始，並將最終主導。」 這句話配上那張 CPO transition 佔比圖——2026 到 2030 年，可插拔的綠色區塊逐年被 NPO 與 CPO 侵蝕，但到 2030 年都沒有歸零。
409.6T 這個數字我們在 2026 OCP APAC Summit | CPO / NPO / XPO 三方對談：這不是路線之爭，是 18 個月後那道 409.6T 的牆 拆過一次，當時是六方 panel 的共識時間軸。同一個數字在四個月後由 Cisco 單獨端上來，可信度又高了一階。
四個江湖傳言，四個「兩邊都對一半」
這是這場最好看的部分。Chadha 把業界四種說法攤開來正面回應：
「可插拔已死」——不會。它仍然是最可規模化的方案，客戶能靠一個多元的供應基礎去採購。可插拔會繼續演進，只是介質可能從 PCB 換成銅纜。
「CPO 取代一切」——不會。會共存，而且會冒出 CPC、NPO 等衍生架構。
「CPO 還沒準備好進 front-end」——這句「有幾分真」。全球產業花了幾十年把可插拔做到完美，現在說要把那些複雜度搬到矽晶片和基板上，良率、可靠度問題會跟著搬過去。但她也直說：技術已經證明可行，也證明能規模化，第一批部署迫在眉睫。
「CPO 天生不可靠」——這句話該重新表述。矽光子本身相當可靠，弱環是雷射。一顆可插拔壞了就換一顆；CPO 壞了，用她的術語說，「blast radius 更大」，整台機器要退回來。所以產業才會集體去推外部雷射的可插拔標準（ELSFP）——雷射壞了至少能單獨換。
這四點合起來，就是本文主軸一的完整論據。架構之爭不是被誰打贏的，是被 use case 拆散的。
Cisco 自己的位置與那張生態系輪盤
Chadha 提了兩個時間點：Cisco 三年前對外展示了業界第一套全功能 CPO 系統，證明了過去只存在於模型裡的功耗降幅；而 Cisco 第一樁矽光子併購是在 13 到 14 年前。「十年前我來台灣談先進光子封裝，那時候它還是個非常小眾的技術，塞不進半導體的生態系模型。現在它是主流。」
最後那張圖是一個八象限輪盤，把 CPO 需要的能力全部標出來：光子與類比 IC、先進光子封裝、系統整合、光學對準與組裝自動化、光學探針與測試、大尺寸基板、熱管理與液冷、光學元件（雷射、光纖）。
這張輪盤基本上就是這場論壇後續 13 場的目錄——而且八個象限裡有五個在台灣。
4. 台積電｜陳明發：COUPE 把 IO Wall 拆成兩條可執行的路
台積電計畫副主任陳明發領導光子封裝整合部門
IO Wall：兩條指數曲線的剪刀差
他引 Goldman Sachs 的預測：受 agentic AI 帶動，全球 AI token 用量到 2030 年將暴增 24 倍，達到 120 quadrillion tokens。這個需求要成立，光傳輸效能是必要條件。
然後是那張決定整天基調的圖：AI 運算力（邏輯）每兩年成長 3 倍，但 I/O 頻寬只成長 1.4 倍。 兩條曲線的落差就是 I/O Wall。
這個「1.4 倍」的數字我們在 技術文章分析 | Nature Electronics 把 CPO 的整本帳攤開：從 1.4 倍的頻寬牆，到 100 fJ/bit 的單晶片終局 逐圖拆過。台積電這次引用的是同一組學術來源（Gholami et al. 的 AI and Memory Wall），加上 IDTechEx 與 NVIDIA 自家 datasheet 交叉驗證。當代工廠和學術 review 用同一個數字定義瓶頸，這個數字就從「論點」變成「共識」了。
從銅換到光，能拿回什麼
台積電給了兩個具體的收益倍數：相較傳統銅線，CPO 與 OOI（Optical on Interposer）在功耗效率上提升 4 到 10 倍，延遲降低 10 到 20 倍。
他也把兩種整合方式分得很清楚：
CPO-MCM：多晶片模組路線，光引擎整合在基板上
CPO-OOI：光引擎直接整合到 XPU 的中介層上
COUPE 到底是什麼
COUPE = Compact Universal Photonic Engine。核心是三件事：
用 SoIC-bond 堆疊把先進邏輯（EIC）和光子晶片（PIC）疊起來
自有的光路設計與元件——矽微透鏡（Si µLens）與銅背面金屬反射鏡（Cu BMR）
同時支援光柵耦合（COUPE-GC）與邊緣耦合（COUPE-EC）兩種出光方式
GC 版用的是 Si µLens、Cu BMR 加 Si/SiN 光柵耦合器；EC 版用的是 EC facet 加 SiN tip。發射端的關鍵元件是 1DGC、tip coupler 與微環調變器（MRM），接收端是 2DGC、tip coupler 與鍺光偵測器。
台積電同時提供完整的元件 PDK——波導、彎曲、交叉、MMI、Si-SiN 轉換、邊緣耦合器、偏振分光旋轉器、Y 分支、定向耦合器、光偵測器、崩潰光偵測器、MRM、微環諧振器、相位調變器、熱調相器、可變光衰減器、溫度感測器，一整套。這件事的意義不是技術，是商業模式——它讓 fabless 的光子設計公司可以用矽 IC 的方式跑 tape-out。
兩條頻寬擴張路線，時間表寫在投影片上
這是台積電這場最值得抄下來的一頁。公式很簡單：
每顆 COUPE 的頻寬 = 通道速率 × 通道數 × WDM 波長數
從這個公式長出兩條路：
路線一，Fast and Narrow——衝通道速率與通道數。
通道速率：200G → 400G → 400G 以上
通道數：16× → 32× → 64× → 128× → 128× 以上
路線二，Slow and Wide——衝波長數。
WDM：1λ → 4λ → 8λ → 16λ → 16λ 以上
通道數同樣往 128× 以上走
而兩條路共用同一條頻寬階梯與同一個時間軸：
每顆 COUPE 頻寬 | 時間 |
3.2 Tb/s | 2026 |
6.4 Tb/s | ~2027 |
12.8 Tb/s | 2027+ |
25.6 Tb/s | 2027+ |
51.2 Tb/s 及以上 | 2027+ |
「2026」印在 3.2 Tb/s 那一格上。 這是全場少數幾個把具體年份印在投影片上的路線圖，而且和 Cisco 說的「CPO 從 3.2T 世代起跳」完全對得上。
2025 到 2026 這一年，工程上進步了多少
台積電少見地把良率改善的百分比放上台面：
MRM 頻寬：透過電感峰化（inductive peaking）與 MRM／EIC 驅動器共同優化，模擬顯示可提升約 1.8 倍
光柵耦合器插入損耗：2025 到 2026，1DGC 改善 5.3%、2DGC 改善 11%
邊緣耦合器：SiN tip 的偏振相依損耗（PDL）改善 4.6%；SiN tip 耦合器損耗的片內（within wafer）分布可控制在 9.8% 以內
最後這個「片內 9.8%」是我認為最容易被忽略、但最重要的數字。它講的不是效能，是製程一致性——一片晶圓上所有 die 的耦合損耗差異壓在 10% 以內，這是良率的語言，不是研發的語言。
下一步：把光源搬到 COUPE 背面
為了進一步提升 COUPE 效能，可將調變器、SOA 與光源進一步異質整合進 COUPE 平台。 COUPE 同時可作為光學中介層（optical interposer）。
配圖顯示調變器、SOA 與光源被整合在 COUPE 的背面。這代表台積電打算把「外部雷射」這件事，從系統層級的問題收斂成封裝層級的問題。至於 COUPE 作為光學中介層能做到多大尺寸，投影片上沒有印數字，現場口述的倍數在錄音裡辨識不清，這裡不猜。
結論那一頁的最後一句是：COUPE 與 CoWoS 封裝的整合，將透過與利害關係人的緊密合作、或者說 STCO（系統與技術協同優化）來實現。 翻譯成白話——這顆東西不是台積電一家做得完的。
5. Lumentum｜Matt Sysak：三種材料，三個賭注
Lumentum 技術長 Matt Sysak 一上台先幫雷射平反：「大家都在談可靠度。我想主張雷射其實非常可靠。真正不可靠的、CPO 剛好解決掉的，是組裝的難度——環氧樹脂、一堆離散元件、時間久了會位移、會吸濕。是這些東西決定可靠度，不是雷射本身。」
這場的結構很清楚：Lumentum 是「AI 的基礎材料專家」，押三種材料。
磷化銦（InP）：雷射與高速調變
2008 年做到 40 Gbps EML，2025 年做到 448G InP EML 與 450G InP DFB-MZI（OFC '25 與 Keysight、NTT Innovative Devices 共同發表）
2026 年 OFC 把 400G+ 的 EML 做成差動驅動，放進 4×400G 的 1.6T 光模組
CPO 用超高功率雷射：第一代 400 mW，約 20% 電光轉換效率，窄線寬、低 RIN。這顆就是 2025 年宣布用於 NVIDIA Spectrum-X CPO 交換機的那顆
多波長版本：16 通道 DWDM，每顆雷射 350 mW、每根光纖 23 到 24.5 dBm，波長精度控制在 ±25 GHz（相對 200 GHz 網格）
更高功率版本：800 mW 級，25°C 下超過 1.0 W、50°C 下超過 0.8 W，1310 nm O 波段（對齊矽光子與 CPO），線寬 <100 kHz，SMSR >40 dB，無模態跳躍
為什麼要一直推高雷射功率？Sysak 講得很直白：雷射功率越高，交換機面板上要插的 ELSFP 就越少，CPO 的經濟性才成立。 這是一個純粹的成本工程問題，不是效能問題。
砷化鎵（GaAs）與 VCSEL：拿 3D 感測的規模來打互連
這是這場最有意思的段落。Sysak 的論點是：VCSEL 的供應鏈成熟度，是所有互連技術裡最高的。
2017 年 3D 感測起飛，把整個 GaAs 產業推到巨大規模。Lumentum 一家就出貨超過 20 億組發射器陣列，單顆發射器等級是幾百億顆
2021 年為了車用與光達，波長從 940 nm 移到 980 nm，可靠度問題基本解決，可以在高溫環境長期運作
2025 年 Lumentum 再往上推到 1060 nm——關鍵是這個波長可以把 GaAs 發射器與偵測器直接堆疊在電子元件上
Lumentum 在投影片上放了一張 scale-up 技術選型表，五個維度打分（速度、量、成本、功耗、可靠度、傳輸距離、密度），VCSEL、矽光子、InP、TFLN 四選一。結論欄寫得很不客氣：InP 與 TFLN「密度不足以滿足 scale-up 互連需求」，而 VCSEL 的優勢是「沒有任何技術的部署量高過 3D 感測 VCSEL」。
具體成果：一顆 UCIe-A chiplet 概念，8 束 × 32 Gbps × 64 資料通道 = 32 Tbps 雙向頻寬；VCSEL 可靠度推到 5000 小時以上，實驗室操作溫度超過 150°C；並且自己補上了 GaAs 光偵測器，把供應鏈故事補完。
與先進 CMOS 整合的成績單也印在投影片上：雙向光學頻寬 >80 Tbps，密度 >1.5 Tbps/mm（路徑指向 >4 Tbps/mm），能效 <2.5 pJ/bit，無誤碼（BER 1e-12）。 光纖端與 Corning 合作，做出高密度六角光纖陣列，纖芯位置相對完美 125 µm 六角網格的誤差 <5 µm，最多 80 芯、30 米傳輸。
MEMS 與光路交換器（OCS）
第三塊是 MEMS。Lumentum 的 OCS 是 300×300 的被動光開關，全埠插入損耗 <2 dB，回損與偏振相依損耗都很好。用途是脊交換機替換、網路備援與 failover。
投影片上那個數字值得單獨標出來：在 10 萬 GPU 規模的部署中，front-end 與 scale-out 網路功耗可降低超過 65%（引用 Lumentum 2024 年研究與 Cignal AI 1Q25 報告）。
現場問答有一題很好——「micro LED 跟 micro VCSEL 怎麼比？」Sysak 的答案是純粹的成熟度論：「我們的 VCSEL 現在跑 32 Gbps，要拉到 64 Gbps 很容易。micro LED 今天可量產的大概是 3 Gbps。那是 20 倍的差距。micro LED 是很棒的技術，但問題是準備度，是客戶的部署時程。」
6. Marvell｜Radha Nagarajan：pJ/bit 停在 10，所以只能換路
Marvell 光學工程技術長 Radha Nagarajan 這場的節奏最像產業老將的口述歷史，也丟出了全天最極端的一個元件數字。
25 年 1000 倍，但能效沒跟上
他從 1999 到 2000 年的第一代 Gigabit 光模組講起：25 年來資料速率從 1 Gbps 做到約 1.6 Tbps，大約 1000 倍的成長，而封裝尺寸幾乎沒變——今天的 QSFP-DD 或 OSFP 並不比當年的 GBIC 大。
問題在能效。他用 pJ/bit（每個位元消耗的皮焦耳）來量：25 Gbps 世代大約是 1 W per Gbps，也就是約 1000 pJ/bit。到今天，pJ/bit 卡在 10 附近下不去了。DSP 在進步，但資料率也在進步，矽的微縮就這麼快。
「有一個 10 倍的落差。」他說，「而功耗不會自己降下來。要跨過這道落差，你必須換到別的東西上。」
CPO 的能效帳，以及那個 5 到 6 倍是怎麼來的
這是全天最清楚的一次拆帳：
CPO：2 到 5 pJ/bit
可插拔：10 到 12、12 到 14 pJ/bit
「所以前面講者說的那個 5 到 6 倍能效改善，本質上就是這樣來的——我們把 host SerDes 消掉了。」
互連階層：從 1 公尺到 1000 公里
Marvell 把互連按距離切成四段，每一段的調變格式不同：
層級 | 距離 | 技術特徵 |
Scale-In | 1 到 3 公尺（XPU 到 CPU / NIC / 記憶體） | NRZ，可寬可慢，也可快而窄 |
Scale-Up | 約 10 公尺（實務），架構上規劃到 30 公尺 | 機架內／機架間 |
Scale-Out | 資料中心內 | PAM4，往 1.6 Tbps 走，可插拔完全主導 |
Scale-Across | 數百到數千公里 | 相干，16-QAM |
他順帶回答了一個常見疑問：為什麼 400G 之後電走 PAM6、光還留在 PAM4？「光學需要的 SNR 比電子高很多。所以 400G 的電加銅互連會走 PAM6，光學仍會留在 PAM4。」
規模：百萬 XPU 叢集已經是現在式
「大約一年前我們放這張圖時，說百萬 XPU 叢集要來了。今天，百萬 XPU 叢集已經在跑了——xAI 在田納西那一座就是。一個百萬 XPU 叢集會驅動 1000 萬條以上的互連，這是我們自己的估算。」
能源的部分他講得半開玩笑但數字是認真的：美國資料中心用電預計 2030 年達到約 1000 TWh。「大家對 TWh 沒概念。我來自新加坡，整個新加坡一年用電約 55 TWh。台灣呢？我查了一下，大約 200 到 300 TWh。也就是說，全美資料中心的耗電，和整個台灣一年的用電量是同一個量級。」
所有的光學路徑都押，包括那個 990 GHz
Marvell 的策略很簡單：全押。高速長距用 TFLN 調變器，超低功耗高密度用微環調變器，全光 scale-up fabric 用併購來的 Celestial AI，還有 EAM、micro LED、micro VCSEL——以及電漿子（plasmonics）。
現有的太比特級元件實測：調變器頻寬超過 110 GHz，光偵測器超過 100 GHz，電子放大器在 145 GHz 只有 2 dB 下降（那已經是量測極限）。
然後是那個極端數字。Marvell 併購的 Polariton 電漿子技術，實測 3 dB 電光頻寬接近 990 GHz，元件尺寸只有 10 到 20 微米，電容約 30 fF、電阻小於 2 Ω。
「這技術令人印象深刻的不是它能在那個速率工作，而是它是怎麼被量到的——你需要一整套系統才能產生那種資料率的射頻訊號。」
他也解釋了為什麼要碰這條路：「光學裡有個奇怪的現象——最快的元件同時也是最大的。你會以為到某個點會反過來，但在光學裡就是這樣，越大越快。電漿子能填的空缺，是又快又小。」他明說這不是產品發表，是技術發表：「當世界需要 800 Gbps 的時候，五年後再來問我。」
封裝與最後那張圖
Marvell 的做法是晶圓級 2.5D：TIA 與驅動器加矽光子中介層（含 TSV），做完之後切割光引擎，再放到基板上。「這是第二代產品，我們現在在第三代，正走向第四代。基本組裝手法沒變：chip on wafer，wafer 上基板。」現行光引擎是 32 通道 × 224G，走邊緣耦合。「有人問邊緣耦合還是垂直耦合——我們主要用邊緣耦合，效果一樣好，比較好封裝，而且連接器買得到。」
他們展示的 CPO 交換機照片裡有一個很反直覺的細節：面板上幾乎沒有資料互連的位置，大部分面板都被 ELSFP 佔滿了。「這是個滿有意思的翻轉。」而且全部水冷——「資料中心裡已經沒有什麼是氣冷的了。」
這場的收尾是一張不是他自己做的圖：矽光子技術的營收，將首度超過資料中心光學總營收的 50%，而且超過所有其他技術的總和。 他說：「這是等了很多年的一天。所以它不是未來的技術。別讓任何人說服你我們在矽光子上不賺錢。」
（延伸：Marvell 這一季的財務數字與 scale-up 光學佈局，見 法說精華：Marvell（MRVL）｜Q2 FY2027。）
7. 聯電｜丁文琪：400G/lane 為什麼是材料題
聯電副總、企業技術辦公室的丁文琪博士接在 Marvell 後面上台，開場很妙：「我看到議程要排在 Radha 後面，說實話不太興奮。但如果我贏不了他的內容，至少我試著更好笑一點。」
然後他講了全天技術密度最高的一場。
兩條頻寬定律，比摩爾定律還老
Edholm 定律：電信頻寬約每 18 個月翻倍（22 年前提出）
Nielsen 定律：網路頻寬容量約每 21 個月翻倍（28 年前提出）
兩條都是上個世紀的定律，但到今天還活著。「Radha 剛剛那張圖顯示 2000 到去年頻寬成長約 1000 倍。我們算一下，25 年除以 2，10 的 10 次或 11 次方，大約 1000 到 2000 倍。所以這些定律還成立。」
DCI 的市場採用軌跡也對得上：10G 到 40G 是 2018 至 2022、100G 是 2020 至 2024、400G 是 2023 至 2026、800G 是 2025 至 2028、1.6T 及以上從 2025 開始。
200G/lane 的標準配方，以及它為什麼撐不到 400G
今天 200 Gbps/channel 最常見的組合是：PAM4 + 矽 MZM（配 DFB 雷射）+ 鍺光偵測器 + SiGe BiCMOS 的 TIA 與驅動器 + 先進邏輯的 DSP／SerDes，IM/DD 單波長。
到 400G 就全面崩掉：
矽調變器在 200 Gbps 以上完全沒力（out of steam）
鍺光偵測器頻寬非常勉強——200G 還行，400G 很邊緣
雙極電晶體的 fT 要達到 500 GHz 才能做 TIA 與驅動器
DSP／SerDes 設計極度困難
那個 500 GHz 是這場最重的數字。他自己下的註腳是：「那大概是人類歷史上把半導體技術推得最狠的一次。極度苛刻，一點都不容易。我不確定做不做得到。」
還有一個關鍵門檻寫在投影片上：400 Gbps/channel（PAM4）需要超過 110 GHz 的電氣 3 dB 頻寬。
「有人在談 300G/lane，這本身就是訊號」
丁文琪講了一個很銳利的觀察：產業開始出現 300 Gbps/channel 這個「過渡規格」。 「人們不會沒事去談 300G，除非他們在 400G 撞上麻煩。這是一個很清楚的訊號。」
三種矽基調變器，逐一判出局
這是本文主軸二的核心。
MZM（馬赫－曾德爾調變器）：問題出在二極體。有 PN 接面就有電氣頻寬的限制。而且 Vπ 已經很高——200G/channel 大約在 60 幾 GHz，業界常講的數字是 4 V；「如果你要做 800 Gbps，經驗法則是要 8 V。8 V，用單一 SiGe 技術，500 GHz 截止頻率——每個電路設計師都要用這種技術。極度困難，我不確定做不做得到。」
MRM（微環調變器）：尺寸小、驅動電壓低、本徵電氣頻寬高（電阻低）。但——製程要求極高，而且對溫度極度敏感，只有正負 1°C 的容忍度。就算你解決了製程、就算你能精準控溫，它還是有 PN 接面，還是有電氣頻寬問題；再加上光學共振腔的設計取捨——消光比要換速度。「翻成最白話：當你想推高資料率時，訊號會變糊。這不是 400 Gbps 以上的好解法。」
SiGe EAM（電吸收調變器）：非常小、驅動電壓低、對溫度不敏感，聯電 PDK 裡就有這個元件。但，「你看這個元件，你看到什麼？你又看到那個二極體了。」加上物理機制導致它損耗很大、色散很大——「你可以把資料送得很快，但送不遠。」而且它工作在 C 波段。
三個全出局。那接下來呢？
TFLN 為什麼是現在唯一過關的那個
丁文琪對候選材料的評語很有意思：
InP：材料很棒，沒有疑問，但很貴
有機聚合物（SOH）：很有前景，但卡在「雞生蛋蛋生雞」——因為有問題所以投入不夠，因為投入不夠所以問題不解
石墨烯：光學與電學特性驚人，會是很重要的材料，但還要時間
鉭酸鋰（LiTaO₃）：同樣還需要時間
「但薄膜鈮酸鋰（TFLN）很幸運，它已經過了雞生蛋那一關。」 理由是產業史：鈮酸鋰在電信產業用了幾十年（bulk 形式），可靠度早就被驗證過；而聲表面波濾波器（SAW filter）在過去十年大量採用薄膜鈮酸鋰，把 LNOI 基板產業養起來了。
「大家常說基板很貴。但用在 SAW 濾波器上的那些不是光學等級。做光學晶體的人知道怎麼從電信經驗裡準備光學晶體，現在他們會做 smart cut 的 LNOI，你買得到，已經 ready for prime time。」
聯電自己的進度：TFLN 計畫從 2021 年開始，是第一家投入這個技術的主要晶圓代工廠。6 吋已量產、完整通過驗證、良率很高；兩三年前開始往 8 吋轉，現在 8 吋已在送樣。
TFLN 的弱點他也照講：尺寸大（調變器長度是公分等級，繞起來也還是大）、貴（基板成本仍高）、與 PIC 的整合不 trivial。
「但聯電在一個獨特位置：你要用鈮酸鋰，你得懂鈮酸鋰技術、要有好的光子技術、要有先進封裝。這三個要素我們都有。」
鍺光偵測器、相干 Lite 與 WDM
鍺 PD：200 Gbps 夠用（頻寬 50+ GHz），400G 很邊緣但靠製程／佈局／設計優化「可能還做得到」；能不能超過 400G，高度不確定。備援是 InP（貴、難整合），另有 GeSn、SiSn 等替代材料在探索但還很早期。他特別點名：「考慮到磷化銦供應未來多年都會受限，這件事可能非常非常重要，我們大概需要一個更負擔得起的替代方案。」
（InP 供應這條線我們在 禁得了模組，禁不了基板：光通訊的勝負手已經下移到磷化銦 追過，6 吋 InP 漲價與缺口的細節在那篇。）
相干 Lite：他先吐槽了一句「每次講 coherent，都要問是公司還是技術，很煩，希望其中一個改名」。技術上，相干 Lite 是把電信相干簡化——O 波段、2 到 20 公里、單偏振、硬體簡化、低功耗、低成本。真正的推力來自 OCS：光路交換器會吃掉約 3 dB 的鏈路預算，而相干接收機用本地振盪器與弱訊號混頻，等於替訊號做了放大，靈敏度大幅提升，剛好補回這 3 dB。「這就是它今天為什麼突然這麼紅。」而相干 Lite 最適合的調變器是 TFLN——線性度沒有別的調變器比得上。
WDM：老技術往短距離爬，開始滲透進 CPO。過去靠 AWG，但 AWG 有問題也大；現在往微環諧振器走，但又回到微環那些溫度敏感度與製程難度的老問題。「投資很多，這會發生。而一旦發生，資料率至少可以翻四倍。」
他的收尾是全天最誠實的一句預測：「所以如果現在要對 scaling law 做預測，我們唯一能做的預測是——它會變得非常不規則。可能停滯一陣子，然後 WDM 一進來，一個世代就翻四倍。唯一能預測的就是無法預測。」
8. Lightmatter｜Nicholas Harris：把光子從 SerDes 的配角拉成主角
Lightmatter 創辦人暨執行長 Nicholas Harris 當天早上三點半才飛到台北。這場的能量密度很高，而且是全場最有產品時間表的一場。
光子對 AI 的三個具體收益
Lightmatter 連兩年拿下 Hot Interconnects 最佳論文，Harris 把兩年的頭條結果攤開：在 GPU 數量相同、功耗相同的前提下，
訓練時間降到 1/3（4 個 72-GPU 機架 vs 單一 512-GPU scale-up domain，訓練兆參數等級的 MoE 模型；頻寬同為 14.4 Tbps 時約改善 2 倍，拉到 32 Tbps/GPU 時是 3 倍）
prefill 階段的首個 token 延遲（TTFT）降到 1/3（131,000 token 上下文）
decode 階段每使用者每秒 token 數翻倍
第三點他認為經濟意義最大：「現在有一場新的競賽，大家在造盡可能快印出 token 的機器。用光子互連，我們能把每使用者每秒 token 數翻倍。這會直接影響前沿實驗室能賺多少錢。」
「一座 gigawatt 的資料中心，能訓練出像三座 gigawatt 的模型。」
OCI MSA 把微環定為預設，這件事被低估了
Harris 講了一段產業政治：「光子一直被當成電 SerDes 的 dongle。光子不想當 dongle。」
今年 OFC 前後，OpenAI、Broadcom、AMD、NVIDIA 等公司公布的 OCI MSA 做了兩件事：定義了多波長 DWDM + 雙向（BiDi）單纖為 scale-up 網路的新標準；並且——這是他認為最重要的——把微環調變器定為預設技術。
「光學圈為了微環 vs 馬赫－曾德爾吵了很多年，這場聖戰結束了。對 Lightmatter 是好消息，我們做這個做了很多年。」
Lightmatter 自己的紀錄：兩年多前的第一代 DWDM 雙向就是 每纖 800 Gbps（雙向各 400G）；今年 OFC 展示 每纖 1600 Gbps，全部基於微環與 DWDM。
BiDi 的效益，用一個 512 GPU 叢集算給你看
這是他這場最好的一張投影片，條件寫得很清楚——一個典型的 512 XPU scale-up 叢集，每顆 XPU 32 Tbps：
省下 240 公里光纖
少掉 20,000 個連接器與失效點
整體網路支出省 16%
「20,000 個連接器。你很難想像插完要花多久。如果我是在蓋 AI 資料中心的營運商，我會非常偏好用 BiDi 的叢集——叢集會更快上線，技師安裝出錯的機會也更少。」
Passage L20：全場規格最完整的產品
Lightmatter 是當天唯一把完整產品規格打在螢幕上的公司：
Passage L20（NPO 光引擎，BiDi） | 規格 |
上市時間 | 2027 Q1 |
單向頻寬 | 6.4 Tbps |
合計頻寬 | 12.8 Tbps |
埠數 × 通道速率 | 32 ports × 200 Gbps per lane |
SerDes | 200 Gbps PAM4，IEEE 802.3dj |
波長 | 2-λ BiDi，1311 / 1331 nm，DR-compatible |
功耗 | 30 W TDP max |
生態系 | NVIDIA 生態系內供貨 |
Harris 對 NPO 的判斷值得記下來：「NPO 從現在到 2030 年會是那個大市場。」 原因是供應鏈——CPO 的測試還沒到位。三種形態同時推：NPO（板上 chip-on-board）、CPX（夾層卡）、XPO（Mega Pluggable，Lightmatter 是 XPO 標準的創始成員）。
光纖可拆式介面：eCLICK 與 vCLICK
「當我創辦 Lightmatter 時，我沒意識到封裝有多難，現在我們非常清楚。」
eCLICK：邊緣耦合，插入損耗約 0.7 dB
vCLICK：垂直耦合，晶片較小
兩者都與三家代工夥伴的 HBM 製程相容
被問到與 Corning 的關係時，Harris 特別點出差異：「Corning 在做玻璃 V 溝的方案，看起來很有意思。我們的方案不依賴 V 溝，我們用晶圓級製程，目的就是改善晶圓級與切割後光引擎的測試時間。」
可拆式光纖介面這件事的產業意義，我們在 2026 OCP APAC Summit | SENKO | 可拆式光纖介面：CPO 能不能量產，卡在那 0.15 dB 寫過——同一個問題，不同解法，都指向同一個結論：這是 CPO 能不能維修、能不能量產的那個閥門。
雷射的新縮放定律，以及 VLSP
Harris 這場真正的重頭戲在雷射。他先畫出問題：
點亮一台交換機需要幾顆 ELSFP？
100 Tbps → 16 顆
200 Tbps → 32 顆
400 Tbps → 64 顆
800 Tbps → 128 顆
「Coherent 和 Lumentum 的雷射工程師是世界級的，他們把功率做到 400 mW。而 400 mW 已經非常接近光纖的熔毀門檻。你不可能再往上推每顆雷射的光纖功率了。所以如果你要頻寬翻倍，你就得成本翻倍、面積翻倍、可靠度砍半。這就是雷射的新縮放定律。」
VLSP（Very Large Scale Photonics）就是他的答案，名字刻意呼應 VLSI：「回想 1960 年代，我們有離散電晶體。然後有人想到可以把電晶體放到晶片上排成陣列。我們現在對雷射做的，就是 1960 年代對電晶體做的事。」
Guide One 的實測規格：
單一晶片 128 顆雷射（有成長到 500、1000 顆的空間）
0.1 FIT——靠自我修復（Lightmatter 在台積電做 ASIC 來監控與控制雷射陣列，某顆壞掉就把新的雷射路由進來）
0.25 dB 功率精度、3 GHz 頻率精度
目前已可做 64 色，Guide One 正在以 16 色送樣
在 300 mm CMOS 代工廠製造
那個 0.1 FIT + 自我修復的組合是最狠的一點——它把「雷射可靠度」從一個材料問題，變成一個軟體問題。
（Lightmatter 在 OCP 推開放矽光子規格的那條線，見 2026 OCP APAC Summit | Lightmatter | 一半的算力在等網路。）
最後那句話，值得整段抄
Harris 講完材料創新（電漿子、鈦酸鋇、鈮酸鋰）之後，補了一句我認為是全場最好的判斷：
但我在矽的世界創業十年學到一件事：不要跟矽對賭。 只要事情有可能做到，矽的規模與背後的代工廠——想想台積電那個等級——意味著無情的進展。每年 10% 的改善，累積起來非常快。這就是材料創新要面對的對手。
他的路線圖時間表：NPO 在 2027、CPO 在 2028 年底、光子中介層大約同期。 整體效益是 AI 效能提升 2 到 3 倍。
9. 日月光｜洪志斌：當光引擎變成封裝裡的另一顆 HBM
下午場由日月光研發中心副總經理洪志斌開場，他的主題是先進封裝，但真正的訊息是——光引擎正在變成封裝工程的一個標準零件。
先講需求：每一個維度都要 2 到 10 倍
洪志斌用一張追蹤了 20 年的全球市值前十大企業表開場——2006 年只有一家資料公司，現在幾乎全是。然後是需求端：資料中心要 scale up 到 scale out 再到 scale across，而封裝裡的關鍵指標——效能、記憶體、面積、功耗、散熱——每一項至少要 2 倍，有的要 7 倍，甚至 10 倍。
FOCoS 與 FOCoS-B：為什麼扇出是那個關鍵平台
他的論點是：2.5D 要把所有元件放到矽中介層上，中介層就得做得很大，這對先進封裝是巨大挑戰。扇出才是那個關鍵平台。
FOCoS（Fan-Out Chip on Substrate）：扇出 RDL 疊層，可以 3 層、6 層、9 層，原型已經做到 12 層甚至 15 層
FOCoS-B（加 bridge）：扇出加上 bridge，設計者能享受 0.4/0.4 µm 的細線距佈線，同時 RDL 覆蓋 2/2 µm 的線距——同時吃到 RDL 和 2.5D 的好處
I/O 密度：相較傳統覆晶，FOCoS 至少高 50 倍；FOCoS-B 超過 200 倍
從晶圓到面板：1.5 倍到 8.1 倍
這是他這場數字最漂亮的一頁。以 7.5 倍 reticle 尺寸的設計為基準：
基板 | 可切出的中介層數 | 相對 300 mm 晶圓產出 |
300 mm 晶圓 | 6 顆（7.5× reticle） | 基準 |
300–310 mm 面板 | 9 顆 | 1.5× |
600–620 mm 面板（切四象限） | 36 顆 | 6× |
600–620 mm 面板（不切） | 49 顆 | 8.1× |
「為什麼要走面板？要效率。」
光引擎的收益，以及那個 32 倍與 1/6
接著切到 CPO。他的框架很簡潔：原本光只走到主機板邊緣；因為新一代光引擎可以做到小 20 倍甚至 100 倍，我們才有機會把它拉到封裝邊緣。
投影片上的標題就是結論：「Enabling Bandwidth ×32 and Energy ×6 Less」——頻寬 32 倍、能耗 1/6。 他在口頭補了一句：「而且我們已經看到一些示範的功耗更低了。」
3D EIC + PIC：往 200G/lane 走的那條斜線
日月光給了一張整合密度的演進圖，從左下到右上：
Pluggable → CoW+WB（晶片對晶圓加打線）→ FCBGA → 3D FOPOP → 3D IC（EIC 疊在 PIC 上、CPO 基板），箭頭上寫著 「Toward 200G/Lane」。
他的技術判斷是：當通道速率超過 200G，就必須用 3D IC（EIC 或 PIC 帶 TSV），才能拿到訊號完整性的好處。 而 3D 結構的整體效能提升，「大多數情況至少 80%」。
「我們在先進封裝裡整合了很多 HBM，那是堆疊的記憶體。如果我們有光引擎——不管是扇出 POP 還是 3D IC——它其實也是一個 3D 結構。 把它跟處理器放在一起，就是往 scale out 的結構延伸。」
然後他講了全場最誠實的三段話
這是這場真正的價值所在——一家封裝廠當著全場說出自己做不好的地方。
第一，翹曲。 「EIC 和 PIC 整合，我們從來沒辦法保證翹曲永遠是好的。如果你目標是 0.3 dB，這個翹曲會讓你拿到 1 dB、1.5 dB，甚至 2 dB。這是挑戰一號。」
第二，透鏡品質。 「我們說可以做，我們有概念驗證。但整合進去之後那些透鏡的品質如何？如果品質不好，你最後就是一堆插入損耗。4 通道還好，16 通道看起來還可以。但如果是 19 通道？40 通道以上？你要怎麼做？」
第三，測試機的重量。 「很多測試廠說我有方案。但如果你要做晶圓探針，我們拿到的測試機是六噸、八噸重。工廠要怎麼處理這種設備？一台還好，如果你有五台、十台、二十台，你怎麼辦？」
「測試方案現在是個挑戰。晶圓形式、單體形式，加上整個 CPO——我們需要廠房。否則那些漂亮的市場預測，我們達不到。」
光纖連接：可拆式 FAU 是 CPO 的偏好
日月光的 OE 與光纖連接矩陣結論很明確：CPO 偏好可拆式 FAU，而在偏好象限裡的兩個組合是「光柵耦合 + 主動對準」與「邊緣耦合 + 主動對準」，並且整體要往晶圓級組裝與測試走。
收尾：SiPhIA 與三個 SIG
他最後回到聯盟：「今年三月，感謝六家關鍵公司站出來說『我知道確保 scale-up 方案可用有多重要』——這就是 OCI。加上今天這個論壇。」SiPhIA 從最初的少數幾家到超過 150 家，底下設了三個工作組——SIG1 設計與代工、SIG2 封裝與元件、SIG3 設備，加上自動化，目標是把它變成標準。
（洪志斌在 OCP 講的那套「整合三部曲」，見 2026 OCP APAC Summit | AI 硬體的下一個戰場不在製程，在封裝。）
10. imec｜Philippe Absil：矽是首選平台，但矽推不動最後一哩
imec 的 IC-Link 副總 Philippe Absil 這場，是全天學術密度最高、也最能替聯電那場做技術背書的一場。
先替矽說話
Absil 開場先替矽辯護：「很多人相信了十年、十五年、也許二十年——如果矽是可行的材料，你就該用矽。」理由是一串很務實的清單：與 CMOS 代工相容、支援 fabless 模式、製造與元件之間有可預測的模型、學習週期快、量產準備度高、本徵可靠度好、與先進封裝相容。
「磷化銦在某些功能上可以好很多，鈮酸鋰在某些功能上可以好很多。但矽作為光子材料，其實沒那麼差。」
iSiPP200：200G/lane 的完整成績單
imec 把 200 mm 平台的全套元件數據攤開來（這是他們與商業代工廠合作的公開平台）：
高密度矽波導傳輸損耗：C 波段約 0.6 dB/cm
SiN 邊緣耦合器：O 波段，光纖到波導耦合損耗曲線平坦
SMF 光柵耦合器：O 波段，插入損耗約 2 dB
加熱器（含 UCUT）：Pπ 從 22 mW 降到 7 mW，效率改善 >3 倍、變異降低 >3 倍
矽 MZM（O 波段）：長度 1.5 mm、Vπ 約 10 V、插入損耗約 −2 dB、3 dB 頻寬約 75 GHz、6 dB 頻寬約 110 GHz
GeSi 電吸收調變器（C 波段）：224 Gbps PAM4，112 Gbaud，b2b BER 3.10E-3
矽微環調變器（C 波段）：280 Gbps（140 Gbaud PAM-4）
鍺光偵測器：200 Gbps PAM4，P_OMA −4 dBm，RLM 0.931
iSiPP300 與 300 mm 的三個理由
從 200 mm 走向 300 mm，Absil 給了三個理由，第一個最實際：與已經在 300 mm 上跑的先進封裝方法相容——TSV、微凸塊，讓 PIC 能像任何一顆 IC 一樣跟電子共同整合。第二是更好的微影。
「矽光子的波導尺寸相對大，半微米；邊緣耦合器五到十微米。但它是一個能受益於奈米級製程控制的技術。」
300 mm 平台的成績：微環共振波長的 1σ 小於 0.9 nm、TSV 支援 112 Gbps、1D 光柵耦合器約 −1 dB、2D 約 −2.5 dB。
「我 1997 年做第一個微環時用的是投影微影，同一片晶片上的環長得五花八門。現在我們談的是不到 1 奈米的精度去打中微環的設計波長——這完全是吃 CMOS 幾十年製程創新的紅利。」
微轉印：怎麼把鈮酸鋰弄進 CMOS 線
這是 imec 最有價值的一段。「鈮酸鋰在 CMOS 線裡不是受歡迎的材料。這是個挑戰。」
imec 的做法是微轉印（micro-transfer printing）——在晶圓級製程的最後階段做共同整合。成果：用微轉印貼上的薄膜鈮酸鋰元件，實現 212.5 Gbaud 傳輸，疊對精度控制在 0.5 µm 以下。
微轉印的好處他列了三個，每個都是成本語言：同一層可以混合不同材料；能更有效率地使用昂貴材料（只在需要的地方放鈮酸鋰，不用整片晶圓轉移）；基板可以更有效率地重複使用或回收（只撿走磊晶層）。
挑戰他也照講：疊對精度、產出率、複合良率。「微轉印存在很久了，用在很特定的應用上。對光子產業來說，現在是把它拉到量產環境去試的時候了——看看它撐不撐得起自己的承諾。」
鍺光偵測器：imec 說能到 400 GHz
這是他直接回應上午聯電的一段：「今天早上有一場演講在質疑鍺能不能做到 400 GHz。我們認為可以，甚至可以更高。鍺元件還有一些頻寬空間。」
imec 已展示 超過 110 GHz，並在 OFC 發表了逼近 400 Gbps 的數據；用崩潰（avalanche）設計，等效響應度約 2 A/W。他也點出真正的挑戰不是頻寬：「有時候比較難的是讓它同時能承受打進偵測器的高光功率。」
光子中介層：0.1 dB/cm 的晶圓級波導
Absil 這場最前瞻的部分是光子中介層。imec 的做法是：XPU 或 HBM 帶主動層，混合鍵合到一片被動光學中介層上；雷射作為另一顆 chiplet。
「imec 還沒有面板，所以我們用 300 mm 晶圓來示範中介層的能力。但我們相信這些概念可以移植到面板技術上。」
關鍵數據：
300 mm 晶圓級波導傳輸損耗約 0.1 dB/cm（另一張投影片標 SiN 跨 56 cm 縫合波導 0.15 dB/cm）；「最近我們拿到大約十分之一的損耗」
浸潤式微影的縫合缺陷偵測不到——「從一個 die 走到另一個 die，看不到縫合缺陷或疊對不準的光學證據」
混合鍵合：用兩條氮化矽波導間的蒸發耦合，直接套用電子晶片的混合鍵合原理（含碳氮化矽介面層）。在 2 µm 的鍵合疊對精度下，耦合介面損耗壓在 0.2 到 0.3 dB；「我們的目標是 0.1 以下，我們認為隨著混合鍵合機台繼續發展會做到」
材料動物園：BTO、III-V、電漿子
BTO（鈦酸鋇）：與 Veeco 合作。「BTO 的疑慮是它要用 MBE 長，這顯然不可規模化。所以我們正在合作往那之外走。」
III-V 與 III-V/SiGe cap 型調變器：好處是在相近的傳輸損耗下把 VπL 降到矽的 1/3 到 1/4，元件更小、功耗更低
電漿子（Polariton，現已併入 Marvell）：金屬電極利用電漿子效應加上聚合物覆蓋層，晶片級 MZM 的 3 dB 頻寬超過 300 GHz
那張總結圖，是全天最好的一張
Absil 的收尾圖叫「Scaling (Silicon) Photonics」，縱軸是 Gbps/mm / pJ/bit（同時吃頻寬密度與能效的複合指標），橫軸是年份。上面有六朵雲，從左下到右上：
Si/Ge → LNO/Ge → GeSi/Ge → Polymer → BTO/Ge → GaAs/Ge
三句結論：
擴張 AI 光學會導向平行的多條路線圖。 矽是首選平台，但是…… ……必須靠異質整合才能實現效能擴張（頻寬、功耗、密度）。
這張圖就是主軸二的完整證明。 一家研究機構、一家晶圓代工廠（聯電）、一家基板廠（Soitec）、一家設備商（科林）在同一天用四種不同語言講同一件事——矽是地基，不是天花板。
Absil 最後點名了 imec 在台灣的三個夥伴：台積電（imec 是 3D Fabric 聯盟成員）、聯電（技術移轉）、以及台積電體系外的 TSI（提供先進 NPW 讓本地人才可以下線）。
11. Soitec｜Yannick Larvor：這一切從一片基板開始
Soitec 光子與感測部門行銷主管 Yannick Larvor 開場說了句很有感的話：「Soitec 投資光子已經 15 年。看到 2026 年成為矽光子事業的轉折點，是一種回報。」
Soitec 的定位很特別——不是元件商，也不是代工廠，卡在兩者中間，設計並工程化「基板」。
先把時間軸講清楚：2027 混合、2029 全光
Soitec 給的機櫃演進時間表，是全天最具體的一張市場路線圖：
時期 | 機櫃內架構 | 共享統一記憶體的 XPU 數 |
今天 | 100% 銅 | 數十顆（機櫃內） |
2027～2028 | 混合：機櫃內銅、跨機櫃光（scale-up 交換機在運算機櫃內） | 數百顆 |
2029 年起 | 100% 光（獨立的 scale-up 交換機機櫃） | 約 1000 顆 |
投影片底下那兩行是重點：「Scale-out 與 scale-across 已經 100% 轉向光學。2027 → scale-up 互連將穩定地轉向光學。」
Soitec 的產能盤點
Larvor 把工廠現況全部攤開，這對追供應鏈的人是硬資訊：
廠 | 地點 | 產品 | 狀態 |
B1 | 法國 Bernin | SOI 200 mm | 滿載供應光子 |
B2 | 法國 Bernin | SOI 300 mm | 擴產中，全球供貨 |
B3 | 法國 Bernin | LTOI / LNOI 150–200 mm | 壓電材料為主，RF 應用 |
B4 | 法國 Bernin | SmartSiC 150/200 mm、SOI 300 mm | 新廠，正為光子擴產 300 mm SOI |
PR1 | 新加坡 | SOI 300 mm | 上一季開始出貨光子產品，正在追需求 |
SIMGUI（夥伴） | 中國 | SOI 200 mm | 尚未納入光子供應 |
公司規模：1992 年成立，2025 年 471 項專利、約 4800 項有效專利、約 2100 名員工、FY2026 營收約 5.92 億歐元。
Smart Cut 與那個 1.4 奈米
Soitec 的核心製程是 Smart Cut——把單晶薄層以原子級精度轉移到支撐晶圓上。對光子的意義是厚度均勻度。
投影片上的實測數字：Photon-SOI 300 的頂層矽厚度晶圓內均勻度平均 1.4 nm，樣本超過 2000 片晶圓；客製化程式可做到 1 nm 以下。
產品線分三檔：
Photon-SOI 200：次微米矽波導、>120 nm 製程節點、低製程成本，用於可插拔與 NPO 光引擎
Photon-SOI 300：次微米矽波導、先進製程節點（下探 40 nm）、支援先進封裝，用於高速與運算密集應用、xPO 光引擎
Photon-SOI + EPI：多微米矽波導、傳統節點（>200 nm）、低色散高功率，用於高光譜感測
為什麼一定要混成：三個理由
Larvor 的框架很乾淨——次世代光互連要在三件事上改善：
更快更密更省電：調變速度要上到 400G/lane
更好的能效：pJ/bit
更多整合：雷射、開關等新功能
Soitec 押三根柱子：
Photon-SOI：可規模化效能的地基
Photon-LNOI：解鎖 1.6T+ 頻寬的高速調變，功耗更低
InPOSi：讓 EML、SOA、EAM 與可調雷射能以更低成本做出來
LNOI 的實際進度與那個 −15%
150 mm 正在送樣，200 mm 明年初送樣
X-cut LN、高阻值矽 handle、可選 trap-rich 以優化 RF 效能
客戶漏斗裡有 10 到 15 家夥伴在開發，分兩類：
薄 BOX（約 0.5–2 µm）：走異質整合（W2W、D2W、微轉印）貼到 SOI PIC 上；好處是轉移良率高、CMOS 相容
厚 BOX（4–10 µm）：獨立 TFLN PIC 的單片平台；好處是降低 RF 調變器損耗、改善光學邊緣耦合
投影片上的收益數字：≥400G/lane 的調變速度，以及相對矽約 −15% 的能耗（pJ/bit 層級）。
他對材料排序的說法值得抄：「LNOI 在提供這些好處的同時，可靠度與可規模性優於 InP、BTO、聚合物。那些材料有很大的好處，但我們把它們視為更長期的候選者。」
InPOSi：把磷化銦當 CMOS 材料用
這是 R&D 階段的計畫，但動機很現實，而且和聯電的擔憂完全對得上——磷化銦稀缺。
InPOSi 的四個賣點：
材料稀缺：一片 InP bulk 可以做出好幾片 InPOSi 晶圓
可製造性與整合：機械脆性降低、結構剛性提高（翹曲與彎曲最小化）、只需要矽背面研磨
散熱：矽的熱傳導率是 InP 的 2 倍，而且可以薄化到 100 µm 以下——可提高雷射功率密度、改善雷射波長隨溫度的漂移
元件：探索效能改善與製程流程優化
平台規格：InP 種子層厚度 0.3 到 0.5 µm、可 epi-ready、n 型（硫）或半絕緣（鐵）或 p 型摻雜；BOX 有厚（0.5–2.0 µm）、薄（<0.2 µm）與無 BOX 三種選項；handle 可選標準或高阻值／trap-rich 矽。100 mm 起跳，往 150 mm 擴。
Larvor 的收尾一句：「為 AI 服務的光子學，從材料層級就開始了——降低光學瓶頸，才能最大化 GPU 使用率、壓低每個 token 的成本。」
值得記的還有一件事：這個工作有一部分由歐盟 CHIPS JU 的「Starlight」計畫支持。歐洲在這條供應鏈上的位置，比一般認知的更靠前。
12. 科林研發｜David Haynes：45 奈米的設計規則，最難的製程
科林研發（Lam Research）特殊技術副總 David Haynes 開場就給了本文標題以外最好的一句總結：
如果你今天看一顆矽光子晶片，它有些關鍵蝕刻製程跟最先進製程一樣難。同時，在後段它又有些看起來很像 MEMS 的製程——深 TSV、大空腔、結晶方向濕蝕刻。它是一大堆技術的匯流。這就是為什麼我說它有點瘋狂。
而這句話的完整版在他後面：「大家覺得這是 45 奈米技術、65 奈米技術。CD 節點根本沒差。這些製程的挑戰，跟我們在任何應用上看過的一樣難。」
這是設備商視角獨有的價值——它把「矽光子好做」這個外行印象徹底打掉。
四個技術挑戰，四個 Lam 產品
Haynes 把矽光子的製造挑戰歸成六塊，每塊掛上產品：
高效能光學材料——不同折射率的氧化物、氮化物、SiON；低表面粗糙度、優異折射率與厚度均勻度；低溫、低氫、低應力的 SiNx。產品：VECTOR、SPEED
透過製程改善效能——低缺陷密度與表面粗糙度、rib 結構的深度與均勻度控制、側壁粗糙度改善
波導成形——蝕刻的 Ra 要在奈米等級、直線與彎曲結構、優異的片內蝕刻深度與 CD 均勻度、陡峭側壁角、疏密圖案的負載效應最小化。產品：Kiyo
光纖耦合——懸浮邊緣耦合器與光柵耦合器、深介電質與矽蝕刻、波導底下的等向性蝕刻且不傷周邊結構。產品：Syndion、Flex
異質整合——RF 與光學功能整合、主動元件整合（EEL 等）、厚矽與厚氧化物蝕刻、≥400G 的新材料：InP、LNB、BTO
晶圓翹曲管理與邊緣工程——修正晶圓形狀、背面鍍膜不碰正面、去除邊緣殘膜並保護邊緣。產品：VECTOR DT、Coronus
氮化矽波導：那張四配方對照表
SiNx 波導相對純矽的優勢寫在投影片上：低傳輸損耗、中等折射率對比、透明範圍 0.4 µm 到 4 µm、高功率承受能力。
問題在怎麼長。三種製程各有致命傷：
製程 | 優點 | 缺點 |
PECVD | 低溫沉積、應力低且可控 | 有 N-H 鍵，1550 nm 吸收 |
LPCVD | 高純度高密度、退火後無氫 | 高溫沉積、高應力 |
PVD | 低溫、低應力、無氫 | 膜質很差、產生顆粒 |
科林的結論寫在底下：「PECVD 仍是首選方案，但需要持續改善才能滿足矽光子應用。」
然後是實測。四款低氫 SiN 配方的完整參數表：
指標 | Film A | Film B | Film C | Film D |
最高晶圓溫度 | 350°C | 400°C | 280°C | 400°C |
4000 Å 下厚度全距 | 193 | 195 | 216 | 191 |
折射率均值 | 2.058 | 2.085 | 2.053 | 2.059 |
Si-H% | 1.7 | 1.7 | 1.3 | 1.1 |
N-H% | 1.4 | 1.0 | 0.5 | 0.4 |
4 kÅ 粗糙度 | — | — | 0.63 | 0.92 |
應力（MPa） | 315 | 155 | 532 | 532 |
密度（g/cc） | 2.83 | 2.86 | 2.88 | 2.88 |
濕蝕刻速率比 | 0.31 | 0.21 | 0.22 | 0.22 |
Demo 準備度 | Ready | Ready | Ready | Ready |
N-H% 從 1.4 一路壓到 0.4——那是 1550 nm 吸收損耗的直接來源。而且四款全部標 Ready。
路線圖分兩段寫得很清楚：
下一代 PECVD BKM：沉積溫度 <300°C、支援多層波導架構、H1 demo ready
未來延伸性（PVD/PLD）：沉積溫度 <200°C、通往零氫薄膜的路徑、目前在概念與可行性階段
PLD：那個蘋果大小的電漿
科林押的下一代沉積技術叫脈衝雷射沉積（PLD），產品名 Prestis。參數全部印在投影片上：
248 nm 準分子紫外雷射
能量密度 2 到 6 J/cm²（投影片印法有歧義，此處保守呈現）
10 ns 脈衝長度，1 到 300 Hz 重複率
靶材上的雷射光斑約 10 mm²
電漿直徑 2 到 4 吋
10⁻⁶ 到 1 Torr 的低壓環境
旋轉並掃描晶圓以優化厚度與折射率均勻度
Haynes 的解釋很直白：「靶材裡有什麼，晶圓上就有什麼。如果你的靶材裡沒有氫，你的膜上就不會有氫。只要靶材純度夠好——我們有能力做出那種靶材——理論上我們就能做出零氫、均勻度極佳的膜。」
而且靶材不一定要是氮化矽。「它可以是 BTO。如果你要在矽晶圓上長出正確結晶取向的鈦酸鋇，需要一些很聰明的步驟，但那也是我們在做的事。」
蝕刻：側壁粗糙度與那個離子角度分布
「蝕刻這些波導真的、真的很難。現在最先進大概是 2 奈米或 1 奈米的側壁粗糙度，目標是壓到 1 奈米以下。」
矽波導可以靠高溫處理改善側壁品質，但後段做的氮化矽波導沒有那個熱預算，只能靠蝕刻製程本身。
他描述的困難很具體：「我一直說矽光子的某些設計看起來有點瘋狂。對半導體工程師來說，這種極端的疏密圖案負載，是你絕對不會去做的事。你看微環那張圖——一大片開闊區域，中間只有很小的間隙，而那個間隙決定元件效能。」
科林的解法有兩個：
先進混合模式脈衝（Kiyo）：把同時進行的蝕刻、鈍化／沉積、表面活化、側壁鈍化，改成「相位式」分時序列——側壁鈍化 → 表面活化 → 蝕刻，逐層控制
高電壓偏壓脈衝（HVBP）：把離子角度分布（IADF）從連續波的 3° 以上壓到約 1.7°，等於把離子束收得更準直
BTO 蝕刻：無鹵素的全晶圓離子束
BTO 沒有好用的傳統蝕刻製程，也沒有好方法清側壁的蝕刻副產物。科林的答案是純物理蝕刻——全晶圓離子束蝕刻（IBE）：
惰性氣體（Ar、Ne、Xe、Kr）加 O₂
高能 1,800 V、低能 30 V
傾角 0 到 90° 全範圍，360° 旋轉
基於 Veeco IBE 的大量安裝基礎，由科林升級並用 2300 平台
大型離子源覆蓋整片晶圓，相對「ribbon beam」產能更好
「在新興 NVM（例如 MRAM）是第一名的工具」
而且他明說這已經在量產：「我們有已驗證的製程，正被用來做 BTO 的光開關。用得很好，已經有相當規模。」
邊緣工程：一個沒人談但直接吃良率的問題
Haynes 講了一個我沒在別的場合聽過的良率殺手：
「你做完那些關鍵蝕刻，然後在後段做很深的蝕刻——可能穿過 20 微米的氧化物、可能穿過深矽——這些最後的製程會把晶圓的斜角（bevel）弄得很傷。」
流程圖上寫得很清楚：USG 硬遮罩開孔加 TMAH 圖案蝕刻之後，晶圓邊緣的斜角被啃出鋸齒狀。科林的解法是兩步：Coronus HP 清掉頂點的膜殘留 → Coronus DX 在斜角上沉積保護介電層，之後再做同樣的蝕刻，斜角完好無損。
CPO 封裝：直接點名 Broadcom、NVIDIA 與台積電
最後一段是先進封裝。科林把 CPO 的封裝路線分兩條，而且直接標了客戶案例：
路線 | 案例 | 投影片上的效益 |
高密度扇出晶圓級封裝 | Broadcom Tomahawk 5 | 網路交換機用 CPO 省電約 30% |
混合鍵合 3D 堆疊 | NVIDIA Quantum-X | 台積電 COUPE：功耗降 2 倍、延遲降 10 倍 |
一家設備商在自己的投影片上替 COUPE 背書，這件事的份量不小。
扇出的挑戰與解法：
細線 RDL（<5×5 µm 線寬／線距）：標準種子層蝕刻會造成 CD 損失、粗糙、底切；解法是 TurboCell HW 電鍍，在 500 Å 的 Lite-Etch 銅種子層上做到 WiW 與 WiD ≤3% 的厚度均勻度；再加 奈米孿晶銅 RDL（降伏強度：奈米孿晶 > 超細晶 > 粗晶）
Megapillar（>150×150 µm CD）：標準製程的共面度約 40 µm，要磨兩道；TurboCell 加優化化學品之後共面度降到約 10 µm，只要磨一道——省下鑽石刀具與封裝材料成本
混合鍵合的兩個關鍵：
NDC（氮摻雜碳／SiCN）介面介電質：鍵合強度、銅擴散阻障、氣密性都是 Excellent；科林的低溫 NDC 鍵合強度可以做到跟高溫 NDC 一樣，而標準低溫 NDC 明顯較差
銅晶粒工程：奈米孿晶銅 <111> 取向（靠 <111> 晶格快速擴散）與細晶粒銅（靠晶界快速擴散），兩者都能在更低溫下達成銅對銅鍵合
他的收尾很直接：「這是一個生態系。要撐起矽光子，需要一整個村子。我們沒辦法不跟客戶合作就做到——在光子領域，你要量測的東西，沒有客戶的專業根本量不出來。」
13. Onto Innovation｜Timothy Kryman：光學效能對什麼敏感，量測就得盯什麼
Onto Innovation 資深產品行銷總監 Timothy Kryman 這場是製程控制視角。他把矽光子的量測挑戰歸成五個「高價值問題」（High Value Problem, HVP），每一個都直指一個具體結構。
先講為什麼銅走不動
Onto 的框架比別人多了一層電性細節：
銅互連的三個死穴：
3 奈米以下的 RC 延遲——表面散射與晶界效應讓電阻率急遽上升
電遷移——高電流密度導致
功耗——3 奈米以下互連功耗可與電晶體開關功耗相當，而且會發熱
矽光子的解：
更高頻寬——每根波導 100+ Tb/s 的聚合容量
更低延遲——光速傳輸、無 RC 延遲、die 到 die 資料傳輸降低 5 到 10 倍
更低功耗——功耗降低 3 到 4 倍
五個高價值問題
一，V 型槽幾何。 光纖附著用的 V 型槽，要看整體尺寸、側壁角、150 nm 以下的表面與顆粒缺陷，還有光纖貼附後用來排氣的 vent 的 CD。「幾何與缺陷直接決定元件最終效能。」
二，波導幾何與包覆層。 這是最核心的一項。要控的是：高度、寬度、側壁粗糙度與錐角、折射率、包覆層厚度。目的是「侷限光、保住模態、降低傳輸損耗」。
三，光柵耦合器（表面浮雕光柵）。 要看輪廓、溝深、側壁角、包覆層厚度與折射率——「這些都能在同一台工具上做完」。任何幾何偏差都會降低耦合效率，也會改變光的均勻度。
四，微透鏡。 Kryman 的說法很值得注意：「微透鏡越來越重要，因為它們讓設計可以放寬光學對準的容忍度——降低整體設計複雜度，也降低光子封裝的整體成本。」但代價是微透鏡本身的品質變成關鍵：形狀、位置、曲率半徑內的缺陷、顆粒、污漬、bridging，甚至「我們看到很多案例是製程裡少了透鏡」。而任何一項「都直接轉換成光損、通道不平衡與封裝良率損失」。
五，晶圓應力與翹曲。 這一項他特別強調觀念上的轉變：「在先進封裝裡，晶圓翹曲與應力一直是重要應用，但主要是機械理由。現在引進矽光子之後，我們同時要看光學影響。應力與翹曲今天已經不只是機械議題了。」
要量的參數：最大翹曲、峰對谷的晶圓變異、曲率半徑、邊緣滾降、薄膜應力與梯度、製程後殘留應力。實測數據（15 次循環）：薄膜應力 1D X/Y 均值 0.3290/0.3298 GPa，3σ 0.0091/0.0110；翹曲均值約 204.6 到 206.9 µm，3σ 0.18 到 0.68 µm。
邊射雷射的 mesa
除了五大項，他還單獨講了邊射雷射的波導 mesa：控制 mesa 幾何、光學行為與相關缺陷，對電性隔離、光學侷限與元件優化都是關鍵。要量：輪廓、溝深（決定光學侷限）、側壁角（決定偏振相依性）、包覆層厚度（改變傳輸模態）、折射率（決定相速度與共振）。
工具與 AI
旗艦檢測系統是 DragonFly G5，明場解析度 0.3 µm、暗場 150 nm，產出較前一代提升 2 倍以上；同時支援明場、暗場與紅外三種照明，紅外可做次表面裂紋與缺陷檢測。平台上還可以整合多種量測感測器——凸塊量測、干涉儀測階高與膜厚、晶圓厚度、殘留矽厚度、溝槽與 TSV，正反面都能做，晶圓與面板都支援。
軟體端有兩個：AI 驅動的 TrueADC 自動缺陷分類（降低人工複判成本、排除干擾性缺陷），以及 Discover Analytics——把檢測系統的缺陷圖與電性測試資料疊在一起，用鄰近 die、群集等統計方法重新判定，減少誤報廢、提高已知良品 die 的數量。
現場有人問「AI 要多少資料才會贏過傳統規則式檢測」，Kryman 的答案很專業：「我們的做法不是 100% AI 或 ML，永遠會連結到物理基礎的方法，這給我們需要的錨點，也限縮了可能答案的數量。至於資料量——設一個模型大概一天，把既有資料灌進去分類一兩天；但依缺陷類別數量不同，完整收斂可能要一週到一個月。」
他也給了 n+1、n+2 的方向：die 對 die 的蒸發耦合、垂直耦合、帶光學耦合的混合鍵合、把光子移到大尺寸面板基板、多 die 無凸塊堆疊。 這幾項基本上就是 imec 那場的量產化版本。
14. ficonTEC｜Andre Lalonde：25 年出 2000 台，18 個月要再出 1000 台
如果整天只能記一場，我會選這場。ficonTEST 事業部總裁 Andre Lalonde 一上台先更正主持人：「我不是 ficonTEC 的總裁，我是 ficonTEST 的總裁，一個事業單位。」然後說了一句定調全場的話：
我做光子晶圓級測試做了 25 年。Haynes 博士，你說得完全正確——好戲還沒開始。因為 AI，光子學……我喜歡稱它為「25 年的一夜成名」。過去 25、30 年做的一切都導向這個時刻，而現在光子必須長大，必須像半導體產業那樣運作。
三件事變了，測試就爆了
Lalonde 把 AI 對測試的衝擊拆成三個維度：
更多頻寬——更快的資料率、更多波長、更多通道
更多光子——「像 Lightmatter 的 Harris 博士今天說的，光學不想再當 dongle 了，它要進到盒子裡」
更多製程整合
「這對測試意味著什麼？測試複雜度大幅增加，而且是兩個正交的方向。」
方向一：要做電性測試、光學測試、控溫、機電自動化——全部都要
方向二：同樣的事要做很多次——晶圓要做、晶片要做、封裝要做
「摩爾定律已經變形成封裝問題。元件不再是一顆晶片，它是一個系統。測試架構必須跟著演進。」
那個 2000 比 1000 的對比
這是全天最有力的一個數字：
ficonTEC 過去 25 年大約出貨了 2000 台設備。有人猜猜看我們接下來 12 到 18 個月要出多少台？1000 台。過去 25 年出貨量的一半，要在接下來的 12 到 18 個月做完。這太瘋狂了。
而他的結論不是設備、不是產能：
我們需要更多工廠、更多基礎設施，而更重要的是——今天沒有人談到的——我們需要更多人。我們需要更多畢業生，更多專業。因為這些專業不是半導體生態系原生就有的，而我們今天迫切需要。
四道測試 insertion，以及 1×→1000× 的失效成本
ficonTEC 用台積電的 COUPE 當範例，把整條 CPO 產線的 11 個步驟與 4 道測試插入點畫出來：
兩片晶圓起始
Insertion 1：晶圓測試（EIC 探針 + PIC 頂面光學探針）
切割 EIC、薄化 PIC 晶圓並放置 EIC
加上透鏡層（頂面）
Insertion 2：雙面晶圓測試（頂面電性 + 底面光學）
切割 COUPE IC
透鏡陣列貼附（光引擎組裝）
Insertion 3：die / 引擎測試
已知良品 die 交付組裝
組裝成模組
Insertion 4：模組測試與最終驗證
底下那行字是整張圖的重點：失效成本 1× → 10× → 100× → 1,000×。
Lalonde 的註解是：「每一道測試插入點，都是一道經濟防火牆——防止一個低價值的缺陷變成一個高價值的失效。」
雙面晶圓測試機：為 COUPE 而生的機器
「這是全世界第一台從頭為代工廠設計的全雙面電光測試機，具備完整 OHT／EFM 上料，可完全硬接到 ATE。這是我們現在正在出貨的機器。上週剛拿到 SECS/GEM 認證，也就是完整的工廠整合，並且可相容 Teradyne 與 Advantest。下個月開始出貨 Advantest 版本。」
技術規格與難處他都講了：
專利熱吸盤，溫度容忍度 ±0.5°C——「這是這類技術的業界最佳」
晶圓翹曲——「這些晶圓疊起來之後，翹曲比任何標準矽晶圓都嚴重」。他們做了一套特殊的輪廓量測機制，讓晶圓能完美貼合業界標準探針卡
底面的光纖陣列——「這個小小的光纖陣列，價格大約是一台小型 Honda Civic。相信我，我們撞壞的數量已經夠買一台 G-Wagon 了」
相關性（correlation）——「不只是同一台機器上晶圓對晶圓的重複性，還要機器對機器在代工廠內的相關性。電性測試是一回事，但光子測試你要處理偏振保持光纖、插入損耗、各種瘋狂的東西。」
雙面 die 測試機：已經測過 25 萬顆
DTD 平台已經出貨超過六個月：全球第一台做到完整 224 Gbps、完整料盤上料、頂面與底面全電光測試的機器，現在正在 OSAT 跑產品，已經測過超過 25 萬顆元件。
難點三個：UPH 要高、元件很小（銅凸塊間距約 130 µm）、以及——「最大的問題是髒污。保持插座與其他零件乾淨非常複雜。」而且這一切要在 224 Gbps 多通道、約 70 GHz 類比頻寬下做到。「現在我們的稼動率極高，插座接觸率接近 100%。」
模組測試：那個「幾百顆雷射進一顆模組」的畫面
Insertion 4 的模組特性測試系統正在開發中。他描述的挑戰畫面很有衝擊力：
「這個模組的複雜度很驚人，因為有這麼多雷射進到這一個元件裡。你們今天看過那張盒子拓撲圖，前面那一整排 ELSFP。想像幾百顆雷射進到這一個小模組裡，要能操作它、能接觸它、能在自動化平台上管理所有進去的光纖，極度困難，尤其還要保持一切乾淨。」
技術細節：多熱區系統——光引擎周圍是低功率熱區，中央交換機或 GPU 是高功率熱區；極大的下壓力把模組壓進載板或插座；光纖介面要對所有光纖有精確定位、乾淨度與重複性。「有些人模組周圍有 12 個連接器，有些公司有 32 或 36 個光引擎。要有很高的平行度，這件事才做得起來。」
模組測試平台九月底、十月初開始出貨，OSFP 版本已經在出，在無人化的暗廠裡以 1.6T 全速率 100% 全自動測試 OSFP，接下來做 ELSFP 與大面積模組。
「德國設計，台灣製造」
這是本文對台灣供應鏈最重要的一條訊號。
「大家都知道 ficonTEC 是一家德國公司，一家相當小的公司，一百多人。我們要怎麼在明年造出一千台系統？我們和台灣的夥伴合作了。我們要採用的策略是『德國設計，台灣製造』，在可預見的未來都是如此。我們合作的台灣夥伴有規模、有廠房。我們要做的是獨家的光子夥伴關係，也就是在台灣共同開發新型態的平台。這些夥伴有大量的測試經驗。」
交期他也給了：「有預測、有預先備料的話，交期可以壓到 12 到 16 週。真正的問題是備料。」
收尾那句：「半導體產業花了幾十年才走到今天。而我們光子產業，現在要用其中一小段時間做完。」
15. Advantest｜李俊樑：測試的三道題與 2027 這個時間點
Advantest Europe 全球光子卓越中心經理李俊樑接在 ficonTEC 後面，他自嘲：「經過前面所有演講，我覺得我的位置很好——我等於是從另一個角度給大家做個總結。」
先把測試策略跟耦合方式綁在一起
這是他這場最有價值的一個結構性觀察，而且直接扣回台積電那場：
就算只是簡單地把 EIC 鍵合到 PIC 上，最後是邊緣耦合還是光柵耦合，會導出兩種完全不同的晶圓測試方式。
邊緣耦合類似純 PIC，可以用單面探針。
光柵耦合在與 EIC 鍵合之後，就必須用雙面晶圓級電光探針。
他的投影片直接用台積電 COUPE 當例子：PIC 晶圓與帶邊緣耦合器的 EIC-PIC COUPE，需要單面晶圓級電光探針。 這句話翻成產業語言就是——台積電選 GC 還是 EC，會直接決定台灣測試設備商要做哪一種機器。
三道共同挑戰
不管哪一道 insertion，Advantest 認為有三個問題必須先解：
一，光學探針的對準沒有標準。 「產業還在找一個準確、快速、穩定，而且最重要的是可重複的方法，才能應付高量測試。因為我們太熟悉電性探針了，人們對光學測試有一種期待——就算它複雜、困難，我們也要它跟電性測試一樣簡單、可重複、品質好。」
二，光學封裝與光纖連接器的處理。 這是他這場最尖銳的一張投影片。標題寫「『標準化』的可拆式 PIC 連接器」，然後放了九家公司的九種連接器——Sumitomo Electric、Broadcom、Marvell+SENKO、Teramount、Intel、Corning、FOCI、Marvell+TwinstarTech、Furukawa Electric——旁邊配一個牛仔騎馬的插圖，寫著 「The wild, wild west」。
投影片上的字是：「目前還沒有可拆式連接器的標準——垂直接合還是水平接合；OE 與 NPO 是一側一個連接器，CPO 是多側 n 個連接器；通常有對準導銷但插座容忍度很大。」
「NPO 的光引擎是一側一個連接器，但 CPO 是多側 n 個連接器。你要怎麼處理這些不同的情境？」
三，光學儀器。 「今天沒有真正整合的標準，全部都是 rack and stack。客製化很容易，但如果你要進到高量製造去複製這些機櫃，就沒那麼直接了。」
而通道數在爆炸：「一年前你只需要一組儀器，現在你可能已經要把儀器數量翻倍才能測一顆元件。」他放了一張 AI Labs 提供的照片（暱稱「Y Wing」）：一堆光引擎要測，就得堆一整排機櫃。
產業真正需要的是：更高功率的雷射（才能餵更多通道）、更高密度的儀器、多功能整合成一台、而且規格要用系統層級發布。
Advantest 自己的答案與時間表
Insertion 1：V93000 Titan 測試單元。用已驗證的光纖對準（承襲業界知名的 CN300，主動對準、六軸自由度）加上成熟的電性探針；標準化的光學儀器機櫃配置，讓不同客戶能部署同一套；自動損耗校準（不讓校準變成工程師的負擔）、雷射安全、以及用 SmartScale 軟體統一控制 ATE 與光學儀器。
穩定度：「光學測試世界裡，穩定度基本上就是振動控制。」在柏林量到的成績是 跨波長掃描 ±0.1 dB 的穩定度。他把功勞歸給 V93000 的設計——測試頭本身就為了最小化振動源而設計、DUT 介面是浮動介面、而且是水冷（沒有空氣去振動系統）。
合作進度：2024 年與 Jenoptik、AI Labs 在 SW Test 發表 UFO 探針方案（被動對準）的概念驗證；2025 年與 Jenoptik、Marvell 再發一篇；今年與 TechnoProbe 做主動對準探針臂（三維自由度），與 Marvell、TechnoProbe 共同發表；今年在 Advantest 自辦的 VOICE 論壇發表的方案，穩定度達到 ±0.3 dB。
Insertion 2（雙面晶圓級）：晶圓翹曲與 FAU 對準是關鍵挑戰，目標 2027 年年中完成 HVM 驗證。
Insertion 3（die 級）：與 MPI 合作，用 MPI DT650 加 V93000；今年已與 Marvell、MPI 發表使用 DT650 做 Insertion 3 的量產驗證論文，目標 2027 年初發表。實測穩定度達 ±0.1 dB。
Insertion 4（插座級最終測試）：光學域走 loopback；電性域則直接讓 ASIC 自己做 loopback——「CPO 的 ASIC 就在那裡，讓 ASIC 處理那些超過 400 Gbps 的高速數位訊號。如果你要找一台能處理那個速率的量測設備，會非常困難又非常昂貴。讓 ASIC 接手 loopback，也是一條路。」他們的解法是 Optical Load Board——壓下去之後灰色部件會自動把連接器鎖到元件上完成光學對接。
他的收尾很誠實：「高量製造測試仍是矽光子元件的關鍵挑戰。我們在一個生態系裡工作，沒有人能單獨解決所有問題。」
而從 STT 的角度看，Advantest 這場最重要的資訊只有一句：2027 年中與 2027 年初，是雙面晶圓與 die 級測試的 HVM 驗證時間點。 這兩個日期，和台積電 COUPE 3.2 Tb/s 在 2026 年、6.4 Tb/s 在 2027 年的時間表，剛好卡在同一格。
（ASE 在 OCP 提出「沒有人在談光引擎良率測試」的那個提問，見 2026 OCP APAC Summit | ASE | 打開封裝之後：CPO 卡住的不是光，是那個沒人想談的測試。四個月後，這場論壇有三家設備商同時給出答案。）
16. 光焱科技｜廖華賢博士：從一個數字，到一張損耗地圖
壓軸是本土廠商光焱科技（ENLI TECHNOLOGY）創辦人暨技術長廖顯奕博士。這是全場唯一一場沒有錄音留下的演講，內容全靠現場翻拍還原，但它的論點乾淨得驚人。
問題：傳統測試只給你一個純量
今天的矽光子晶圓測試怎麼做？用 FAU 耦合，做波長掃描，得到插入損耗（IL）與偏振相依損耗（PDL）：
IL (dB) = 10 log₁₀ (P_in / P_out)
投影片上寫得很直接：「傳統測試告訴我們損失了多少光。」 然後底下一條紅色警示：「無法直接定位漏光位置與分布。」
廖顯奕用了一個生活化的比喻放在投影片上：一張浴室照片，牆後面有一個問號——你知道有漏水，但你不知道漏在哪。
技術上的困境他列了三條：
OFDR 解析度極限——光頻域反射儀難以解析短光路，也難以辨識緊湊 PIC 內的近距離反射
沒有光損可視性——現行方法無法「看見」光究竟在電路的哪一點漏掉或異常反射
稀疏取樣，沒有顆粒度——晶圓探針通常只給平均 IL 或稀疏取樣，對 die 對 die 的變異沒有洞察
解法：把純量換成影像
光焱的核心技術叫 ProbeInsight，簡單說就是用高靈敏度的光譜成像，直接把光在波導裡的傳播分布視覺化出來，做成一張「光損空間地圖」。
規格對照表：
傳統 SWIR 成像（PHEMOS 類） | NightJar 光譜成像 | |
空間解析度 | 3.1 µm / pixel | 0.34 µm / pixel |
低光靈敏度（曝光時間） | 秒級 | 毫秒級 |
光譜資訊 | 波長資訊有限 | 波長解析成像 |
光功率 | 相對灰階值 | 定量光功率（pW / dBm） |
空間解析度差了約 9 倍，曝光時間差了三個數量級，而且從「相對灰階」變成「絕對功率」。
同一顆 die，四個波長，四種樣貌
他放了一張很有說服力的圖：同一顆元件在 1000、1200、1310、1550 nm 四個波長下的假色影像，同樣兩個 ROI 在不同波段的對比截然不同。原理的證明用的是氮化鎵的案例——不同缺陷類型在 354 到 375 nm 之間發不同波長的光，於是可以把每種缺陷分離成獨立的空間通道（TD 354–356 nm、BSF 359–364 nm、BSF 365–375 nm）。
證據鏈：從影像到 FIB，抓出那個 55.6 度
這是全場最漂亮的一段實證，我認為值得完整記下來。案例是一顆 100G CWDM AWG TxRx 元件：
看見損耗——NightJar 光譜成像掃過整顆 PIC，在 AWG 陣列波導區域找到一個「微弱但明顯」的光損熱點
定位——縮到 ROI，用光學顯微鏡在同一位置比對。但光學顯微鏡在同一個位置什麼都看不到
驗證物理——在同一位置下 FIB 切片。SEM 橫截面顯示：
（SEM 條件：65,000 倍、HFW 6.38 µm、WD 4.3 mm。失效分析由宜特科技 iST 執行。）
#17 的側壁角是鄰居的四倍，而且輪廓是階梯狀、粗糙的。 三根紅色箭頭指著那面壁。
廖顯奕給這條鏈的命名是 SEE → LOCATE → VALIDATE，而他在投影片上寫的結論是：「光學異常與真實的物理缺陷在空間上相關。」
這裡真正的重點是那一步「光學顯微鏡什麼都看不到」——如果沒有光譜成像先告訴你去哪裡切，這個側壁缺陷是找不到的。
經濟性：64 顆 die，123 分鐘變 121 秒
這是這場的頭條數字。同一片晶圓、同樣 64 顆 die：
傳統 IL 映射（Keysight 系統） | NightJar 映射 | |
時間 | 123 分鐘 | 121 秒 |
輸出 | 只有整體 IL，無損耗位置洞察 | 辨識主導損耗來源與空間分布 |
約 61 倍的差距。而且輸出不只快，還多了資訊——投影片上寫 NightJar 的映射可以辨識主導的損耗來源（該案例中是 MRM 主導），並提供空間分布供快速做 KGD 判定。
（註：兩張晶圓圖上的良率百分比與 pass 計數在翻拍上已到解析度極限且彼此矛盾，本文不採用。）
他還做了一組交叉驗證：NightJar 量到的正規化消光比（ER），在 0 到 62 顆 die 上與 Keysight 的量測逐顆吻合，並給出決策規則（ER > 0.5 判定為 ch1 進 ch3 出）。這一步的意義是——影像不只是好看，它可以取代一個既有的電性／光學指標去做 pass/fail。
真正的收尾：KGD 告訴你「過或不過」，但沒告訴你「風險」
廖顯奕最後兩張投影片，我認為是整場論壇最好的一個收尾，而且它不只是光焱的問題，是整個 CPO 產業的問題。
第一張：混合鍵合會引入額外的熱與機械製程履歷。 流程圖從 PIC 製造 → KGD/晶圓測試（IL、頻譜、電性，判 Pass/Fail）→ 混合鍵合（四種應力來源：高溫熱應力、混合鍵合參數漂移、CMP／蝕刻變異、材料與薄膜厚度變化）→ 下游製程（後段、退火、切割）→ OE／最終測試。整條線底下是一個從「低成本／低複雜度」到「高成本／高複雜度」的漸層箭頭。
而中間那個藍色問句是：「潛在的光子變異，會不會在下游製程之後被放大？」
第二張，也是最後一張：
KGD 告訴我們「過或不過」。但它告訴我們「風險」了嗎？
Good KGD ≠ Low-Risk KGD
左邊是今天量的：IL／損耗、頻譜、電性測試、其他 → 輸出 Pass/Fail。
右邊是他認為該量的：風險分類——低風險（效能穩定、鍵合後劣化機率低）、有風險（下游製程應力下可能劣化）、高風險（鍵合後效能下降或失效的機率高）。
這個問題沒有人在論壇上回答。但它是我聽完一整天之後，覺得最值得產業接下來一年去回答的那一個。
17. 總結
這場論壇最重要的訊號，是「沒有出現的辯論」
14 場演講，零場架構之爭。這件事本身就是新聞。
過去五年，CPO 的每一場公開討論都要先花十分鐘吵它該不該做。這一天沒有。從第一場致詞（「產業領導者宣布 CPO 今年下半年進量產」）到最後一場（「KGD 告訴我們過或不過，但告訴我們風險了嗎」），所有人都站在同一個前提上往下講。
產業從辯論階段畢業，是一個比任何技術突破都重要的訊號。 因為辯論階段的贏家是講故事的人，量產階段的贏家是把良率做出來的人——而那是完全不同的兩群公司。
三個沒被講出來、但全場都在暗示的斷點
第一，時間表全部卡在 2027。
把散在各場的時間點疊起來：
事件 | 時間 | 出處 |
COUPE 3.2 Tb/s | 2026 | 台積電官方投影片 |
COUPE 6.4 Tb/s | ~2027 | 台積電官方投影片 |
Lightmatter Passage L20（NPO） | 2027 Q1 | Lightmatter 投影片 |
Advantest die 級測試 HVM 驗證 | 2027 年初 | Advantest 投影片 |
Advantest 雙面晶圓 HVM 驗證 | 2027 年中 | Advantest 投影片 |
Soitec：scale-up 轉向光學 | 2027 起 | Soitec 投影片 |
Lightmatter CPO | 2028 年底 | Lightmatter 口述 |
Soitec：100% 全光機櫃 | 2029 起 | Soitec 投影片 |
2027 是這條供應鏈所有人的同一個 deadline。 而測試驗證卡在 2027 年初與年中，正好在光引擎放量之前——這中間沒有緩衝。
第二，雷射是所有人都指出、但沒人宣稱解決的那個問題。
Cisco 說「弱環是雷射」；Lumentum 說要一直推高功率好讓 ELSFP 數量下降；Lightmatter 直接畫出 800T 交換機要 128 顆 ELSFP 的死線，並說 400 mW 已逼近光纖熔毀門檻；聯電說 InP 供應會受限多年；Soitec 拿 InPOSi 去解 InP 稀缺；台積電要把光源搬到 COUPE 背面。
六家公司，六個不同的角度，指向同一個零件。 光引擎的良率題後面，還壓著一個雷射的供給題。
第三，可拆式光纖連接器的標準缺席，已經到了會拖慢量產的程度。
Advantest 那張「wild, wild west」的投影片放了九家公司的九種連接器。日月光說 CPO 偏好可拆式 FAU。Lightmatter 推 eCLICK 與 vCLICK。ficonTEC 說他們和廠商共同開發了一種「測試時不用 click 的特殊連接器」。
一個沒有標準的介面，卡在整條產線最貴的那一步（Insertion 3 到 4 之間）。 這件事不解決，前面所有的頻寬數字都只是投影片。
台灣供應鏈的意義：這一輪真正的稀缺位在設備與測試
如果你只從這篇文章帶走一件事，我希望是這個。
過去談 CPO，台灣的角色論述通常是「台積電做 COUPE、日月光做封裝、光通訊廠做模組」。這一天的議程告訴我們，還有一個被低估的位置：設備與測試。
證據有三條：
一，ficonTEC 的「德國設計，台灣製造」。 一家 100 多人的德國公司，要在 12 到 18 個月內做出過去 25 年一半的產能，答案是找台灣夥伴做獨家的光子合作、共同開發新平台。這不是代工訂單，是平台級的技術綁定。
二，Advantest 的路線圖上全是合作方名字。 Jenoptik、AI Labs、TechnoProbe、MPI、Marvell、ficonTEC——沒有一家設備商打算自己做完。而 SiPhIA 的 SIG3 就是設備工作組。
三，光焱科技用一張論壇壓軸的投影片，把一個本土量測方案放到了 Keysight 旁邊做對照。 123 分鐘對 121 秒，那不是一個小廠的行銷語言，那是一個具體到可以被驗證的量產經濟學主張。而它的失效分析夥伴是宜特（iST）——也是台灣公司。
洪志斌那三段「我們做不好」的自白，其實是這件事的反面證明：翹曲控制、透鏡品質、六噸重測試機的廠房承重——這三個問題全部發生在台灣的封裝廠裡，也必須在台灣被解掉。 誰能提供解法，誰就拿到門票。
所以現在怎樣了
CPO 已經不是一個「會不會發生」的題目，甚至不太是一個「什麼時候發生」的題目——時間表已經印在台積電和 Lightmatter 的投影片上了。
它現在是一個良率題。
而良率題的解法不在光學實驗室，在四個地方：製程控制（Onto、科林）、測試插入點（ficonTEC、Advantest）、材料一致性（Soitec、聯電、imec）、以及封裝的翹曲與對準（日月光、台積電）。
這四個地方，台灣在其中三個有位置，在第四個有客戶。
論壇最後一張投影片問的是「Good KGD ≠ Low-Risk KGD」。我把它翻成投資與產業的語言：接下來一年最值得追蹤的訊號，不是誰又宣布了幾 Tbps，而是誰第一個公開光引擎的量產良率數字。 在那個數字出現以前，所有的頻寬路線圖都還只是意向書。
本文僅供技術與產業趨勢分析，不構成任何投資建議。
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請問 Coupe 支援耦合部分是指不需要FAU或是說台積電自己處理這個部分嗎？
Lumentum 的意思是scale up反而會是GaAs(VCSEL) > Inp嗎？
光焱是廖華賢博士不是廖顯奕博士