ECTC 2026 | imec | Wafer-to-Wafer Hybrid Bonding Technology with 200nm Interconnect Pitch

7小时前
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imec 在 ECTC 2026 把晶圓對晶圓（W2W）混合鍵合的互連間距推到 200 nm——這是目前最密的 3D 堆疊互連節點。但這篇真正的訊息不是「又縮小了」，而是「縮小到這裡，瓶頸換人了」。200 nm 間距下，決定良率的不再是鍵合本身，是兩件更上游的事：對位精度（overlay）與 CMP 平整度。imec 的數據很硬：要在 250 nm 間距拿到 ~90% 電性良率，全晶圓得有 80% 的 die 對位誤差 <50 nm；用 EVG NT3 對位機把 overlay 壓到 sub-100 nm、再用微影預補償把非線性殘差砍 3 倍（60→20 nm），才壓得住。但到了 200 nm 間距（100 nm 焊墊），大型鏈結構良率從 250 nm 的 65% 以上崩到 20%——銅腐蝕、微影、電鍵填孔的牆同時出現。一句話：3D 堆疊往 sub-200 nm 走，賽點從「鍵合」移到「對位＋CMP＋焊墊設計」。

1. 論文背景：把 3D 堆疊互連推到 200 nm 的人

這篇論文來自比利時 imec（Leuven），作者群是 W2W 混合鍵合的核心團隊——Van Huylenbroeck、Eric Beyne 等。Beyne 正是 2017 年在 IEDM 發表 sub-2 µm Cu/SiCN 混合鍵合的人，這條 roadmap 從 2 µm 一路縮到 250 nm 都是同一支隊伍在推。發表於 2026 IEEE 第 76 屆 ECTC。

為什麼現在重要？因為 AI 運算的密度需求把 3D 堆疊往極限推：邏輯疊邏輯、未來的 HBM 堆疊、chiplet 異質整合，都要靠越來越密的晶粒對晶粒（die-to-die）互連。混合鍵合（hybrid bonding，銅對銅直接鍵合、無凸塊）是這條路上密度最高的工法，間距越小、單位面積能塞越多互連、頻寬與能效越好。imec 這篇把「effective interconnect pitch 200 nm」做出來，並在菊鏈（daisy chain）結構上展示高電性良率。

這跟光通訊的關聯在哪？CPO 的 scale-up 終局架構——switch ASIC 與光學引擎坐在同一基板、靠 W2W 混合鍵合堆疊——正是建立在這條工法上，我們在光通訊封裝大轉場（二）：CPO 三段式進化提過。把混合鍵合間距往下推，等於把 3D 整合的可能性往上推。

200 nm 間距 W2W 混合鍵合的示意截面，top wafer 含 TSV-middle 模組，鍵合後薄化露出 TSV。圖片來源：imec, ECTC 2026 - Fig. 1

2. 核心問題：把整篇論文濃縮成一句話

這篇論文要解決的問題是：在 200 nm 互連間距下，要讓 W2W 混合鍵合達高且穩定電性良率，到底卡在哪些上游製程，又要把它們各自控制到多嚴。

答案濃縮成三件事：對位精度（overlay）要 <pitch/4、CMP 要做出原子級平整且精準控制焊墊凹陷與侵蜭、有效銅焊墊密度要壓到 25% 以下。

3. 關鍵圖表逐一解析

3.1 這張圖展示了「焊墊排列從方格換成六角」的小聪明

這張圖（Fig. 2）對比方格與六角格的焊墊排列。在相同焊墊面積密度下，六角格讓各方向焊墊間距一致、且整體間距更大。間距更均勻 → CMP 後平整度更好 → 鍵合界面更少空洞。這是個看似微小、實則決定底層平整度的設計選擇——細節決定良率，從排列就開始。

3.2 這張圖展示了「對位精度與良率是線性綡死的」

這張圖（Fig. 11-13）把電性良率對「pad-to-pad 對位誤差 <50 nm 的 die 比例」作圖。結論非常硬：對位精度與電性良率呈清楚線性關係，且相同對位下間距越大良率越高。要在 250 nm 間距拿到約 90% 良率，全晶圓至少 80% 的 die 要有 <50 nm 的對位向量長度；縮到 225、200 nm 需要更好的對位。

這就是為什麼 imec 強調對位機升級：EVG GEMINI 搭 NT2 對位機 overlay <200 nm，新的 NT3 面對面對位機把 overlay 縮到 sub-100 nm，pad-to-pad 向量 <50 nm 的 die 比例從 ~60% 拉到約 80%。

電性鏈良率 vs 對位誤差 <50 nm 的 die 比例（250/225/200 nm）；良率與對位精度線性相關。圖片來源：imec, ECTC 2026 - Fig. 11

3.3 這張圖展示了「微影預補償把非線性殘差砍 3 倍」

這張圖（Fig. 9）是關鍵製程招式。對位誤差拆成線性（平移、旋轉、縮放）與非線性（晶圓變形殘差）。非線性殘差大半是「晶圓對晶圓可重複」的指紋——既然可重複，就能在鍵合前的混合焊墊微影步驟預先補償（殘差平均後 50% 給底部焊墊、50% 翻轉給頂部焊墊）。效果：95% 水準的殘差向量長度從 60 nm 砍到 20 nm，整整 3 倍。

這招的精髓是「把可重複的誤差吃掉」——不是把機台做到完美，而是量出系統性指紋、用微影反向修正。

3.4 這張圖展示了「200 nm 是良率懸崖」

這張圖（Fig. 15）量大型互連鏈（45 萬到 90 萬個 link）的良率。>300 nm 間距良率 100%；250、225 nm 約 65% 以上；但到 200 nm（100 nm 焊墊）良率崩到 20%。imec 坦白說失效分析還在進行，疑兩是焊墊腐蝕（小焊墊更嚴重）、小焊墊 CD 的微影條件不佳、或電鍵填銅問題。

這張圖最誠實——它沒有把 200 nm 講成已經贏了，而是把懸崖畫出來：間距縮到這裡，多個上游問題同時逼近臨界。

4. 技術亮點：兩個真正值得記住的點

第一個亮點是「可重複誤差用微影預補償吃掉」的方法論。混合鍵合到了奈米級對位，純靠機台精度追不上；imec 的解法是把晶圓變形的非線性殘差當成可量測、可重複的指紋，在鍵合前微影反向修正，把 95% 殘差從 60 nm 壓到 20 nm。這是「用 design/litho 補製程」的思路，比單純堯硬體更有效。

第二個亮點是把良率瓶頸明確指認為「對位＋CMP＋焊墊密度」三件事，而非鍵合本身。要 100% 良率，全晶圓 pad-to-pad overlay 都要 <50 nm；CMP 要原子級平整、控制凹陷與侵蜭（CMP tool 2 明顯優於 tool 1，200/225 nm 良率甚至超過線性趨勢）；有效銅焊墊密度建議 ≤25% 以避免界面空洞。這給了後續者一張清楚的「該控什麼」清單。

CPO 的勝負很大一部分也在這種封裝端的異質整合工法，相關脈絡可參考 CPO 的勝負不在光，而在封裝——John Lau 講透異質整合。

5. 產業連結：離量產有多遠？誰受益？

距離。imec 是研究機構，這篇是「製程 roadmap 驗證」而非量產報告——但它的價值正在於替整個產業探路。250/225 nm 已能在大鏈結構拿到可用良率（65% 以上），200 nm 還在跨懸崖。imec 自己點名下一步：sub-100 nm 間距要更嚴的 CMP、清洗、焊墊設計、微影，還要對付元件複雜度上升帶來的非對稱晶圓翿曲。

受益者。最直接是3D IC 與先進封裝設備鏈：對位機（EVG）、CMP、微影預補償，每一環都是這條 roadmap 的賣録人。第二是走 3D 堆疊的運算晶片與 HBM：間距越密，頻寬密度天花板越高。第三，對 CPO scale-up 架構是底層使能技術。先進封裝平台的競爭格局見光通訊封裝大轉場（三）：TSMC vs ASE vs Intel。

要冷靜的是：200 nm 的良率懸崖是真的。在這個間距，焊墊腐蝕、微影、電鍵填孔同時逼近極限，imec 自己都還在做失效分析。所以「做出 200 nm」與「200 nm 可量產」之間，還隔著一段需要設備、材料、設計協同突破的距離。對投資與供應鏈判讀來說，要分清「研究機構的能力展示」與「量產時程」——前者領先後者通常好幾年。

6. 總結

這篇論文該被記住的一句話是：3D 堆疊往 200 nm 以下走，賽點已經從「鍵合」移到「對位＋CMP＋焊墊設計」這三件上游的事。 imec 把間距做到 200 nm，但同時很誠實地把良率懸崖畫出來——250/225 nm 可用、200 nm 還在跨。真正的 know-how 不是把銅對銅貼起來，是把奈米級對位的可重複誤差用微影吃掉、把 CMP 做到原子級平整、把焊墊密度壓到 25% 以下。

對追蹤 AI 封裝供應鏈的人，觀察點很清楚：評估一家混合鍵合能力，不要只看它喊出的間距數字，要看它在那個間距的大鏈結構良率、以及對位機與 CMP 控制到什麼水準。 間距是行銷數字，良率懸崖才是現實。

參考資料

Stefaan Van Huylenbroeck et al., "Wafer-to-Wafer Hybrid Bonding Technology with 200nm Interconnect Pitch," 2026 IEEE 76th ECTC, pp. 1120–1124. imec, Leuven, Belgium.
延伸：E. Beyne et al., IEDM 2017；Van Huylenbroeck et al., ECTC 2025 (300nm pitch)。