ECTC 2026 | Applied Materials | First Demonstration of 450nm Pitch Cu-Cu Hybrid Bonding with 98% Yield Across 20M Interconnects for Ultra-Dense 3D Integration

7月2日
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AI 與 HPC 把 3D 堆疊的互連密度一路逼下去，晶圓對晶圓（W2W）銅對銅（Cu-Cu）混合鍵合是下世代記憶體（3D DRAM、4F²、CMOS-bonded-to-array）的關鍵使能技術。但越密越難——間距縮到次微米，幾個 ppm 的開路缺陷就能讓整片晶圓良率崩掉。Applied Materials（與 EV Group）在 ECTC 2026 第一次示範 450 nm 間距的 W2W Cu-Cu 混合鍵合，在 2000 萬個互連上做到單 via 鏈 98%、雙 via 鏈 100% 良率，每連結中位電阻 1.5 Ω。怎麼做到的？關鍵是把鍵合界面的「碳」清掉——CMP 後殘留的 BTA（防錄劑）會在 Cu-Cu 界面留碳、擋住銅互擴，靠優化電漿活化去碳；再加 SiCN 鍵合介電層、PVD TaN/Ta 阻障、次奈米 CMP 凹陷、快速升溫單片退火（5 分鐘取代 1 小時，還降漏電）。一句話：把 Cu-Cu 混合鍵合推到 450 nm 還能高良率，靠的是把界面化學、晶粒、退火全部工程化。

1. 論文背景：3D 堆疊越密，鍵合越難

這篇來自 Applied Materials（紐約 Albany／加州 Santa Clara）與 EV Group（奧地利），發表於 2026 IEEE 第 76 屆 ECTC。HPC 與 AI 加速器要更高頻寬、更低延遲、更好能效，逼著 3D 封裝往更密的間距走。W2W 混合鍵合已是下世代記憶體架構（3D DRAM、4F²、CMOS-bonded-to-array／CBA）的關鍵使能技術。

問題是：間距縮到次微米，挑戰陡增——在 2000 萬個 via 鏈上，連 ppm 等級的開路缺陷都會造成晶圓級的大量良率損失。要把間距推到 450 nm 還守住良率，得把鍵合的每個環節都做對。3D 異質整合與封裝的脈絡，見 CPO 的勝負不在光，而在封裝——John Lau 講透 PIC/EIC 異質整合；AI 基建為什麼需要這種密度，見 CPO 三階段演化：從 scale-out 到 scale-up。

Fig. 2b：完整製程後的 TEM 截面——450 nm 間距 Cu-Cu 鍵合界面。圖片來源：Applied Materials, ECTC 2026 - Fig. 2

2. 核心問題：把整篇論文濃縮成一句話

這篇論文要證明的是：能不能把 W2W Cu-Cu 混合鍵合推到 450 nm 間距，並在 2000 萬個互連上做到高良率、低電阻、低漏電。

答案是肯定的——而且關鍵是找到並清掉鍵合界面的碳（BTA 殘留）。

3. 關鍵圖表逐一解析

3.1 這張圖展示了「界面的碳是良率殺手」

這組圖（Fig. 5、Fig. 6）是失效分析。要在 2000 萬 via 鏈上拿高良率極難，所以團隊用 EBAC（電子束吸收電流）定位壞 via、再用 TEM-EELS 看失效機制。結果措出元凶：Cu-Cu 鍵合界面有一層富碳層，來自 CMP 漿料常用的防錄劑 BTA（苯並三氮哔），它與界面上大顆 (111) 取向銅晶粒並存、擋住銅互擴造成開路。對策是優化電漿活化去碳——三種電漿化學逐步試，via 鏈良率隨之階梯式提升。

重點：把「看不見的界面化學」找出來並工程化，是良率突破的真正鑰匙。

3.2 這張圖展示了「材料堆疊：阻障與介電怎麼選」

這組圖（Fig. 7、Fig. 12）是材料工程。Cu 阻障：PVD TaN/Ta 比 ALD TaN/PVD TaN 有顯著良率提升、每連結 via 電阻也更好。鍵合介電：用 Applied Materials 的 Insepra SiCN 達優異鍵合強度；comb-to-comb 測試在 25 V（漏電）與 100 V（崩潰）都沒測到界面漏電或介電崩潰。再配上 CMP 做到 <1 nm Cu 凹陷（AFM 量測），確保退火後銅能正確 merge。

Fig. 13：每連結電阻累積分布——單 via 鏈中位 1.5 Ω、98% 良率；雙 via 鏈 100%。圖片來源：Applied Materials, ECTC 2026 - Fig. 13

3.3 這張圖展示了「快速退火：5 分鐘比 1 小時更好」

這組圖（Fig. 9、Fig. 10、Fig. 13）是退火與最終良率。鍵合要足夠熱能讓銅膨脹、跨界面互擴形成歐姆接點，傳統是批式爐退火一小時以上。團隊改用 Applied Materials Producer Pyra 單片工具精控溫度，發現 400°C 只 soak 5 分鐘就能降低 comb-to-comb 漏電（相較 1 小時），且不影響 via 鏈良率。最終成績：單 via 鏈中位電阻 1.5 Ω、98% 良率；雙 via 鏈 100% 良率，跨 2000 萬連結。

4. 技術亮點

第一個亮點是把界面碳工程化：用 EBAC + TEM-EELS 定位並確認 BTA 殘碳是 450 nm 鍵合的良率殺手，再用電漿活化去碳，把良率階梯式拉到 98%／100%。這種「先看見問題再解問題」的失效分析方法論，是把鍵合推向更小間距的核心能力。

第二個亮點是一整套製程協同：SiCN 鍵合介電、PVD TaN/Ta 阻障、<1 nm CMP 凹陷、快速升溫單片退火（5 分鐘且更低漏電）——每一塊都用 Applied Materials 的平台工具做出來。這不是單一突破，是設備商把整條混合鍵合製程鏈打通。

5. 產業連結：離量產有多遠？誰受益？

距離：成熟度高——是測試載具（test vehicle）上的完整製程驗證，含 2000 萬連結的統計良率、電阻、漏電/崩潰數據，且全用商用平台工具（Reflexion CMP、Endura 阻障、Producer Pyra 退火）跑出來。這是衝著量產去的設備/製程示範，距離真實產品整合很近。

受益者：最直接是 Applied Materials、EV Group 這類設備/製程供應商——把 Cu-Cu 混合鍵合的製程鏈打通並推到 450 nm，等於替下世代 3D DRAM、4F²/CBA、logic-memory 堆疊鋪路。其次是 HBM 與 3D 記憶體廠、AI 加速器。要冷靜的是：這是 W2W（晶圓對晶圓）路線、要求兩片晶圓都好、對位精準；它解的是「更密的鍵合怎麼有良率」，但與之競爭/互補的 chip-to-wafer、混合鍵合 vs 微凸塊的取捨，仍要看各家架構選擇。

6. 總結

這篇論文該被記住的一句話是：W2W Cu-Cu 混合鍵合第一次推到 450 nm 間距還守住高良率（2000 萬連結 98%／100%），靠的是把界面碳、晶粒、阻障、退火全部工程化——Applied Materials 把整條製程鏈打通了。對追蹤先進封裝與 3D 記憶體的人，觀察點是：混合鍵合的勝負正從「能不能鍵」轉成「越密還能不能有良率」，而良率的鑰匙藏在界面化學的細節裡。

參考資料

Ying Trickett, Roger Quon, Yoocharn Jeon 等（Applied Materials）與 Barabara Weis, David Goldberger（EV Group）, "First Demonstration of 450nm Pitch Cu-Cu Hybrid Bonding with 98% Yield Across 20M Interconnects for Ultra-Dense 3D Integration," 2026 IEEE 76th ECTC.