2026 OCP Global Summit | Avicena | Nigel Alvares | µLED Interconnects for Scale-In and Scale-Up

10月20日

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1. 為何是 Avicena 來講這件事

這場排在 OCP Global Summit 的「Special Focus: Photonics」專題。Alvares 開場先謝 Credo 提供「wider, slower, and better」這句口號，等於承認慢而寬路線在本屆已經有好幾家在搶話語權。

他把 AI 擴展切成四個方向：scale-across（數百到數千公里）、scale-out（公尺到公里）、scale-up（推論約 10 公尺、訓練可到 50 公尺）、scale-in（毫米到 1 公尺，晶片對晶片、晶片對記憶體）。前兩者今天是光的地盤，後兩者是銅的地盤。Avicena 要打的是後兩者，而且明講 µLED 只做 10 公尺以內的銅替代，超過 10 公尺交給其他技術。

這個自我設限很重要。依 STT 對 Credo 同屆演講的拆解，50 公尺的主動光纜落在 micro-VCSEL（Credo 口頭稱 micro-pixel）那一欄。µLED 陣營自己已經把戰場收窄到機櫃內與封裝內。

2. 拆解 Avicena 的論證：現有光學輸在「距離以外」的七項

Avicena 的對照表很直接：光學贏在距離，但在距離以外的項目全部輸給銅。

需求	現有光學方案	Avicena µLED 宣稱
頻寬密度	受晶片邊緣長度限制	>10 Tbps/mm 邊緣、>10 Tbps/mm² 面積
可靠度	受雷射限制，需複雜的外部光源	無雷射，陣列備援通道
功耗	>10 pJ/bit（含 >5 pJ/bit 主機 SerDes）	<1 pJ/bit，無閾值電流
延遲	DSP 重定時與高階調變	原生 NRZ，無 SerDes、DSP、PAM4/PAM6
耐溫	受雷射限制	>200°C
矽整合	需要多種非矽元件	晶圓級製程、簡單轉移製程
成本	遠高於每 Gbps 0.10 美元	低於每 Gbps 0.10 美元

講者口頭補充，現有方案大約每 Gbps 0.5 美元以上。換算到一個 6.4T 端點，0.10 美元是 640 美元，0.5 美元是 3,200 美元（STT 換算）。功耗也一樣：6.4T 在 10 pJ/bit 是 64 W，1 pJ/bit 只要 6.4 W。

數字很漂亮，但表格右欄有一個共同前提：SerDes 不在鏈路上。

3. 拆解架構：把 SerDes 從晶片邊緣拿掉

Avicena 用兩張對照圖說明重點。今天的 XPU 內部，運算核心、HBM 控制器、PCIe 控制器都在約 1–4 GHz 的時脈域裡跑寬平行資料路徑；到了晶片邊緣，再由一大塊 SerDes 把平行訊號序列化成高速串列訊號送出去。這塊 SerDes 占面積、吃功耗，也是延遲來源。

▲ Avicena 主張以 1–8 Gbps 寬而慢的 µLED 光 I/O 取代 XPU 邊緣的 scale-up SerDes，省功耗、延遲與成本，並擺脫晶片邊緣長度限制（圖片來源：Avicena｜2026 OCP Global Summit 簡報（第 7 頁））

Avicena 的提案是讓平行資料直接用驅動器與 TIA 打到 µLED 陣列上，不再序列化。因為 µLED 是二維陣列，頻寬不再受晶片邊緣長度限制，可以用面積計算。講者說 XPU 端可以用 die-to-die 小晶片接，或直接整合進 XPU 晶片；交換器端則把 Tomahawk 這類晶片周圍的 I/O 區塊換掉，中間走光纖束或多芯光纖。

簡單的說：Avicena 賣的不是光模組，而是一種新的晶片 I/O 架構。講者自己也說「要拿到 µLED 的價值，就要拿掉 SerDes」。這個判斷的意思是：真正要改設計的人不是模組廠，而是 XPU 與交換器晶片的設計者。這和我們在 ECOC2026｜快而窄 vs 慢而寬：scale-up 光互連的勝負，卡在晶片邊緣那道 SerDes 的結論一致。

4. 產品與路線圖：先做 AOC，等於先把 SerDes 接回來

Avicena 已經出貨的是 LightBundle 1 Tbps 評估套件（eKit）：335 個 µLED 通道、每通道 3 Gbps，搭配 12 奈米 ASIC，整合 300 多組驅動器與 TIA，約 1 mm² 的 µLED 陣列提供超過 1 Tbps 頻寬。PD 端和 TSMC 合作，以 CMOS 影像感測器製程優化；µLED 磊晶則在自家 nanofab 設計。

▲ LightBundle 1 Tbps ASIC 與評估套件：335 個 µLED 通道、每通道 3 Gbps，約 1 mm² 陣列提供超過 1 Tbps（圖片來源：Avicena｜2026 OCP Global Summit 簡報（第 12 頁））

路線圖分三段：

出貨中：1 Tbps eKit，供客戶評估與 µLED 陣列可靠度測試
即將推出：1.6T 到 6.4T 的 scale-up 光引擎，講者說明年開始看到，先以 AOC 打開市場、拿到 hyperscaler 驗證
未來：專為 scale-up 與 scale-in 設計的 NPO／CPO 光引擎

▲ Avicena 路線圖：出貨中的 1 Tbps eKit、即將推出的 1.6T–6.4T 光引擎、未來的 NPO／CPO（圖片來源：Avicena｜2026 OCP Global Summit 簡報（第 13 頁））

這裡出現本場最值得拆解的矛盾。講者沒有說明 AOC 的電介面規格，但 STT 推論：AOC 的兩端要插在現有的交換器與 XPU 上，電介面就是 100G／200G 等級的 PAM4 SerDes；µLED 端是 3 Gbps NRZ，中間必須有 gearbox 轉換。以每通道 3 Gbps 計算，1.6T 約需 533 個通道，6.4T 約需 2,133 個通道（每方向、未含備援，STT 換算）。

依 Avicena 自己第 5 頁的拆法，主機 SerDes 就超過 5 pJ/bit。只要 SerDes 還在，系統能效最多從 >10 pJ/bit 降到 6 pJ/bit 上下（>5 pJ/bit 主機 SerDes 加 <1 pJ/bit µLED，尚未計入 gearbox 功耗），改善至多約四成，不是 <1 pJ/bit 的九成（STT 估算）。

▲ 依 Avicena 的拆法，µLED AOC 保留主機 SerDes 時約 6 pJ/bit，只有拿掉 SerDes 的原生寬介面才到 <1 pJ/bit（圖片來源：Simple Tech Trend 自製，資料來源 Avicena 2026 OCP Global Summit 簡報）

這不代表 AOC 是錯的策略。講者講得很清楚，這一步是為了拿到 hyperscaler 驗證。但讀者要分清楚：明年看到的 µLED 產品，賣點會是距離、重量與耐溫，不會是 <1 pJ/bit。

5. 密度的拆解：10 Tbps/mm² 就是顯示器的像素間距路線圖

今天的 eKit 約 1 Tbps/mm²，目標是 >10 Tbps/mm²，差 10 倍。在每通道 3 Gbps 下，10 Tbps/mm² 需要每平方毫米約 3,333 個通道，等效間距約 17 µm；若單通道拉到 8 Gbps，需要約 1,250 個通道，間距約 28 µm。今天 335 個通道換算約 55 µm（理想化計算，未扣 Tx／Rx 分區與備援）。

▲ 從約 1 Tbps/mm² 到 >10 Tbps/mm²，需要把 µLED 等效間距從約 55 µm 縮到 17–28 µm（圖片來源：Simple Tech Trend 自製，資料來源 Avicena 2026 OCP Global Summit 簡報）

講者口頭說 µLED 間距會跟著 AR／VR 顯示走到 30 µm 以下、未來 20 µm 以下（投影片上沒有這組數字），並拿 micro-VCSEL（講者口稱 micro-pixel）的 50 µm 做對比。這是 µLED 相對 micro-VCSEL 最硬的論點：間距縮小有顯示產業在付研發費。Microsoft 在 ECOC 也公開了自己的光 I/O 規格目標（見 ECOC2026｜Microsoft 把光 I/O 的規格表寫出來了），Avicena 的密度目標可以直接拿來對照。

6. 風險與反面論點

可靠度仍未證明。Q&A 中講者坦承，最難的是讓本來不為高速設計的 µLED 跑快，接下來是證明可靠度；投影片上的 eKit 本身就標著「µLED 陣列可靠度測試」用途。
光纖數量是慢而寬的老問題。2,000 多個通道要靠光纖束或多芯光纖承接，這正是殺死慢而寬的不是物理，是六萬條光纖指出的瓶頸。Avicena 這次沒有給光纖與連接器的成本數字，面板連接器也被講者列為「後續用例」。
與 micro-VCSEL 的正面對決。講者自己說這會是一場比可靠度、耐溫與能效的對決。>200°C 的耐溫在現場就被追問「沒有多少人需要 200°C」，講者回應即使以 125°C 為標準，耐溫也不是問題，等於把耐溫從賣點降為門檻。
SerDes 拿不掉，價值就打折。原生寬介面需要 XPU、交換器或 HBM 廠改晶片設計，這是 Avicena 無法單方面決定的事。
產能說法需要驗證。講者稱顯示產業已經為一家「後來沒走這條路」的大廠建好大量產能，但沒有點名供應商，也沒有說明高速 µLED 能否直接沿用顯示產線。

7. 對台灣供應鏈的意義

TSMC 是投影片與逐字稿裡唯一點名的台灣夥伴。Avicena 的 PD 陣列是以 TSMC 的 CMOS 影像感測器製程優化而來，整套方案強調「以矽為基礎」。若 µLED 進入量產，接收端會是成熟 CMOS 製程的新應用，而不是新的化合物半導體產能。
scale-in 的關鍵在 HBM 基礎晶粒。Avicena 的 scale-in 架構把 µLED I/O 放在 HBM base die 上，三家 HBM 廠都是它的投資人。HBM4 世代基礎晶粒開始改用晶圓代工的邏輯製程，這讓 µLED I/O 能否整合進 base die，變成記憶體廠與晶圓代工廠共同的設計題目，而不只是光學廠的事。
顯示用 microLED 產能是潛在的外溢方向，但目前沒有證據。講者只說顯示產業產能充足，沒有點名任何供應商；台灣 microLED 顯示廠能否切入，取決於高速 µLED 的磊晶與巨量轉移規格能否和顯示共用，現階段不宜推論。

8. 總結

這場演講真正的訊息是：µLED 互連贏不贏，取決於 SerDes 會不會被拿掉，而不是 µLED 能跑多快。Avicena 的 <1 pJ/bit、近乎零延遲與 >10 Tbps/mm²，都建立在 XPU 與 HBM 原生寬介面的前提上；明年即將推出的 1.6T 至 6.4T 光引擎與 AOC，是拿驗證門票的過渡產品，能效優勢會被主機 SerDes 吃掉一大半。

時間上要分兩條線看。scale-up 線纜這條，Avicena 要在 10 公尺內同時對抗銅與 micro-VCSEL；scale-in 這條，HBM 本來就是寬而慢的介面，又有三家記憶體廠當投資人，是 µLED 唯一不必先和 SerDes 妥協的戰場。接下來 12 到 18 個月，請觀察可靠度數據、光引擎的電介面規格，以及第一個公開採用 µLED I/O 的晶片設計案。

µLED 要取代的不是雷射，而是晶片邊緣那塊 SerDes；拿不掉 SerDes，µLED 就只是比較輕的 AOC。

本文僅供技術與產業趨勢分析，不構成任何投資建議。