ECOC2026 | 快而窄 vs 慢而寬：scale-up 光互連的勝負，卡在晶片邊緣那道 SerDes
ECOC 2026 首場 Symposium「Winning Interconnects for AI」上下半場共 12 位講者：NVIDIA、Broadcom、Microsoft、Marvell、Arista、Cerebras、Nokia、Corning、imec、Tyndall、TeraHop、Scintil，吵的其實是同一個問題——scale-up 要不要跟著 SerDes 一路衝到 400G PAM4。
快而窄（Fast & Narrow）陣營：Arista 的 XPO 把可插拔推到 12.8T／25.6T 液冷；Broadcom、NVIDIA 則用 CPO 把 102.4T 交換器做成 <4 pJ/bit，MTBF 比可插拔好 10 倍。
慢而寬（Slow & Wide）陣營：OCI MSA 用 4λ × 50G NRZ 雙向跑單纖 200G；NVIDIA 已經展示 8λ DWDM；Broadcom 的 VCSEL NPO 做到 1.5 pJ/bit。
分水嶺不在「CPO 還是可插拔」，而在 XPU 邊緣那道電介面。只要晶片還得同時餵銅和光，200G／400G PAM4 SerDes 就不會退場，慢而寬每條 link 都得先付約 4 pJ/bit 的 inverse gearbox 稅。依講者給的時程，2027–2028 年是快而窄的主場，慢而寬要等到 2029–2030 年才輪得到量產。
現場民調也往這個方向偏：會後認為三年後會走到 CPO 的比例從 11% 升到 34%，PAM4 從 46% 升到 54%，押 NRZ 的人反而變少。
1. 同一批聽眾，兩個半小時後改口了
主持人 Daniel Kuchta（NVIDIA）開場就先做一輪 Kahoot 投票，散場前再問一次同樣三題。第一輪用的是免費帳號，只有約 54 人擠得進去；第二輪換成付費帳號，參與人數衝到約 170 人。樣本不完全可比，但方向很清楚。
三個變化值得記下來：
「維持可插拔」從 26% 掉到 9%。聽完 Arista 的 XPO 簡報後，大家反而不覺得可插拔會原地不動，因為 XPO 本身就是可插拔大改版。
CPO 從 11% 升到 34%，NPO 雖然還是第一名，但從 59% 掉到 44%。Broadcom 和 NVIDIA 的量產數據說服了一部分人。
調變格式從 NRZ／PAM4 各 46% 的平手，變成 PAM4 54%、NRZ 36%。 這是全場最有意思的訊號：慢而寬的 NRZ 理論上最省電，但工程師回到現實，押的是 SerDes 的慣性。
至於「最重要的指標」，pJ/bit 以 45% 穩居第一。Andy Bechtolsheim（Arista）在台上直接唱反調，說他的答案是成本。這個分歧，其實就是整場 Symposium 的縮影。
2. 為什麼現在吵：銅的距離每一代被砍半
問題的起點不是光，是銅。Marvell 的 Claudia Hössbacher 給了一組很殘酷的數字：每條 lane 從 100G 到 200G，被動銅纜的可用距離從 5 公尺掉到 2.5 公尺；400G 剩 1.25 公尺，800G 剩 0.6 公尺，1.6T 只剩 0.3 公尺。 一座機櫃本身就高 2 公尺。
規模也在同步放大。Marvell 列出的互連數量：2.5 萬顆 XPU 需要 7.5 萬條互連，2024 年 10 萬顆 XPU 需要 50 萬條，走到 100 萬顆 XPU 時會超過 1,000 萬條。互連數量長得比 XPU 還快。
imec 的 Peter Ossieur 用功耗算帳，把問題講得更直接：
2026 年的 scale-up 介面：進出各 14.4 Tb/s，走 1 公尺銅背板，4.5 pJ/bit，約 65 W。
2035 年的推估：進出各約 480 Tb/s，距離拉到 10 公尺；就算用 5.0 pJ/bit 的 CPO，光 scale-up 介面就要燒掉約 2.4 kW，而 XPU 本體已經約 4.5 kW。
距離被速度砍半，功耗被頻寬放大。scale-up 從「櫃內銅」走向「跨櫃光」，已經是算術題，不是信仰題。
NVIDIA 的 Ling Liao 也證實了這點：今天 scale-up 的被動銅纜只能走 1–2 公尺，NVIDIA 已經做出櫃內用銅、櫃與櫃之間用光連接的 NVL576 原型系統（8 個機櫃）。她的措辭很精準：光不是來取代銅，而是補上銅到不了的地方。這和我們之前在 SemiAnalysis：銅與光是偽命題 的結論一致。
3. 兩種活法：誰去遷就誰的 SerDes
把 12 位講者的方案攤開來看，路線只有兩條，差別在誰去遷就誰。
快而窄：光學遷就晶片。沿用 200G → 400G PAM4 SerDes，光模組可以走 DR8、BiDi、LPO、LRO，也可以做成 CPO。優點是吃得到整個可插拔生態系，而且同一顆光學可以兼作 scale-out。
慢而寬：晶片遷就光學。把頻寬拆成很多條 50G／100G NRZ，靠 DWDM 多波長、VCSEL 陣列、µLED 或 3D 光 I/O 把寬度補回來。優點是不需要 DSP，pJ/bit 和延遲都低，還可以預留備援通道。
Arista 把 10–20 公尺的多櫃 scale-up 距離，歸納成五種方案在搶：介電質 RF／微波纜、慢而寬 VCSEL 陣列、慢而寬 DWDM、用先進封裝的快而窄光學，以及 400G-PAM4 DR8 + BiDi。這張地圖我們在 scale-up 光互連的七條路 有完整拆解，這次 ECOC 等於是各陣營把數字補上。
4. 快而窄陣營：XPO 把可插拔推到極限，CPO 已在量產
4.1 XPO：一顆吃掉 8 顆 OSFP
Andy Bechtolsheim 首先承認，OSFP 是史上出貨量最大的可插拔：今年出貨超過 1.2 億顆，2028 年預估超過 2 億顆。但瓶頸也很清楚：每 1U 最多 32 個埠，單顆功耗上限 30–40 W。
XPO（eXtra-dense Pluggable Optics）的解法是把可插拔整個放大：
一顆 XPO = 12.8T，內含 64 個 200G 通道，由兩片 32 通道 paddle card 背對背夾住一塊共用的液冷 cold plate，前面板密度約是 OSFP 的 4 倍。
204.8T 交換器用 16 顆 XPO 就能塞進 1U，換成 OSFP 要 128 顆、佔 4U。
以 512 顆 XPU、每顆 25.6T scale-up 頻寬計算，OSFP 方案需要 8 個交換器機櫃（比 GPU 機櫃還多），XPO 只要 2 個。
時程也已經排定：XPO MSA 於 2026 年 3 月 20 日成立，目前有 150 家成員（Andy 稱為「史上最大的光學 MSA」），1.0 規格已在 7 月 31 日公布，量產模組預計 2027 年第一季出貨，放量大約落在 2027 年底到 2028 年 1 月，首發平台是 204.8T 交換器。
最大的新聞是 400G/lane。Arista 和鴻海旗下的 Foxconn Interconnect Technology 合作模擬 448G 卡緣連接器：現行 224G 連接器的插入損耗在約 90 GHz 就崩掉，448G 版本可以撐到約 125 GHz，第一批實測結果預計 10 月出爐。25.6T XPO 的散熱設計可以吃下 500 W，還能把完整的 C／O 波段收發器塞進單一模組。
Andy 的結論是：「200G → 400G SerDes 會主導下一代」。XPO 賭的就是這一點。
4.2 CPO：Broadcom 和 NVIDIA 的答卷是可靠度
Broadcom 的 Rajiv Pancholy 把 CPO 的價值收斂到一件事：可靠度。
Tomahawk 6-Davisson 是業界第一台 102.4T CPO 乙太網交換器，功耗比可插拔少 70%，可靠度提升 10 倍，而且累積超過100 萬小時無 link flap。
引用 Meta 去年在 ECOC 的論文：在 24K 叢集上，CPO 讓訓練作業效率提升約 90%。原因是每次 link flap 都得退回上一個 checkpoint 重跑，壞一條鏈路，全叢集陪葬。
CPO 路線圖：TH4 Humboldt（2022，25.6T）→ TH5 Bailly（2024，51.2T）→ TH6 Davisson（2026，102.4T，200G/lane）→ 第 4 代 CPO（2028）。
NVIDIA 的數字更硬：Spectrum-6 CPO 交換器 102.4 Tb/s，由 512 個 200G 埠、32 顆 3.2T CPO 引擎組成，含雷射在內的能效低於 4 pJ/bit，比全 retimed 可插拔省 3.5 倍。引擎採用 TSMC COUPE：EIC 用 FinFET 邏輯製程，PIC 用 SOI N65 矽光製程，以 SoIC 接合，搭配微環調變器與 µLens 光柵耦合，量產中的 212.5 Gbps 鏈路 BER 低於 1e-10。
Panel 上有人直接問 NVIDIA 對 XPO 的看法，Ling Liao 只回一句：「We are fully committed to CPO.」
5. 慢而寬陣營：OCI 是標準，DWDM 是武器
5.1 OCI MSA：用 NRZ 把電和光解耦
OCI MSA（Optical Compute Interconnect）在 2026 年 3 月成立，創始成員是 Meta、Microsoft、OpenAI、AMD、Broadcom、NVIDIA。Broadcom 用一張表解釋為什麼需要它：電介面 200G PAM4 可以做 linear，400G 或許可以，800G 則「不太可能」。OCI 乾脆把電和光脫鉤：
Gen1 = 4 個波長 × 50G NRZ，雙向傳輸，單纖 200G；下一代走 100G NRZ，再往上靠 DWDM 疊波長，理論上能一路長到 3.2T。
Broadcom 試算了一個 1,024 顆 XPU 的單層 scale-up 叢集：每顆 XPU 25.6 Tbps、交換器 204.8T，總共 16 個 GPU 機櫃加 4 個交換器機櫃；每顆 GPU 需要 128 條 BiDi 光纖，每個交換器機櫃要 32,768 條光纖。今天的 NVL 是 72 或 144 顆。
Microsoft 的 Fotini Karinou 把 OCI 的時程講得很坦白：200G 是今天，400G 標註「2027(?)」，800G 標註「TBD，>2030(?)」。問號是她簡報上自己打的。現場有人追問，4 × 50G 勉強撐得到 4 × 100G，要怎麼走到 4 × 200G？答案是靠增加波長數與波特率。聽起來合理，但還沒有數據佐證。
Microsoft 的佈局分兩波：Wave 1 先用 off-package 光學做 scale-up，走 OCI Gen1；Wave 2 走向 CPO 等級的整合，同時把光學延伸到 CPU 的 PCIe／CXL 記憶體池化。後者的規格很硬：光模組延遲 <5 ns、<4 pJ/bit，距離從今天的機櫃內 1–3 公尺，未來延伸到整排 20–50 公尺，VCSEL 在這裡有機會。
5.2 DWDM 與 VCSEL：數字已經不是 PPT
NVIDIA 雖然在 scale-out 押 CPO，但 scale-up 的主力研發方向其實是 DWDM NRZ。現場展示：8 個波長、各 32G，單纖 256G，200 GHz 波長間距，間距誤差 ±20 GHz、功率差異 ±0.5 dB、SMSR 約 60 dB，全通道鎖定跑了 16 小時零錯誤，眼圖時序餘量接近 0.5 UI。雷射則有三條路：個別超高功率雷射、雷射陣列加 MUX、梳狀雷射。Ling Liao 說「沒有通吃的贏家」，看產品時程、每個波長需要的功率和波長數決定。
Corning 的 Chris Wu 引用 Broadcom 的數據：100G VCSEL 3.2T NPO 功耗 5.3 W，折合 1.5 pJ/bit，而矽光 CPO／NPO 落在 5–9 pJ/bit；可靠度 <0.1 FIT，18 顆 NPO 就能給 XPU 58T 的逃逸頻寬。代價是光纖：每顆 NPO 需要 4 個 MPO-16。Corning 的解法是用光纖束把 64 芯收進一顆連接器，連接器數量直接砍到四分之一。但他也承認，光纖束目前只支援多模，單模還沒準備好。
6. 真正的戰場：一把 pJ/bit 的尺，和一道 gearbox 稅
把各家公布的 pJ/bit 排成一把尺，就看得出兩個陣營各自卡在哪裡。
關鍵在 Arista 那兩張架構圖。慢而寬的光學本身很省電，8 × 50G NRZ VCSEL 只要 1 pJ/bit，但 XPU 吐出來的是 400G PAM4，中間得先經過一顆 8:1 inverse gearbox，這顆就吃掉 4 pJ/bit。DWDM 版本也一樣，4:1 gearbox 同樣是 4 pJ/bit。光學省下來的電，大部分被 gearbox 吃回去了。
TeraHop 的 Ryan Yu（同時擔任 XPO 與 Open CPX 兩個 MSA 的共同主席）也用 bar chart 說了同一件事：只要 XPU 還要同時支援銅與光，就得保留 200G-PAM4 SerDes；在這個前提下，Open CPX NPO 加上內建雷射，可以做到 <5.6 pJ/bit，是最實際的解。慢而寬要等到「某一年」SerDes 真的拿掉，功耗才會掉到個位數低段。
慢而寬不是輸在光學，而是輸在時序：XPU 的 I/O 還沒準備好為它改版。
imec 的看法剛好相反：DSP 和高速資料轉換器讓功耗很難壓到 1 pJ/bit 以下，未來系統一定要走到那裡，所以唯一的路是很簡單的 NRZ 光通道，再用封裝與整合把頻寬補回來。兩邊都對，差別只在哪一年。
7. 雷射：該內建還是外掛？灰塵才是頭號殺手
Scintil 的 Sylvie Menezo 把 scale-up 外部雷射光源（ELS）的規格寫得很清楚：每個波長 200 mW 光功率、光纖端 wall-plug efficiency >10%、RIN < -144 dBc/Hz、線寬 1 MHz，波長間距從 20 nm 一路收到 0.57 nm，格點精度 ±0.2 nm，而且要能量產到 10 億顆。她的判斷是，今天只有分立式 InP DFB 能達標，但傳統 4 吋 InP 製程要逐顆做光柵、切 bar、鍍膜、主動對光，量產放不大。
Scintil 的解法是保留 DFB，但把光柵做在 8 吋矽晶圓上，III-V 只負責增益：16 顆雷射陣列在晶圓級完成測試，每 8／16 顆雷射只需要一次主動對光。進度是：400 µm 腔長今天做到 50 mW（50°C）、16% WPE；1300 µm 腔長目標 100 mW（2026 年 12 月）；2000 µm 腔長目標 200 mW（2027 年第三季）。
Panel 上的雷射可靠度之爭很精彩。TeraHop 拿出數據：累積出貨超過 2,500 萬顆矽光收發器、超過 1,000 億 device-hours，PIC 的 FIT <0.01，所以主張雷射應該內建。NVIDIA 的回應是，CW 雷射本身確實可靠，但 CPO 要的是最高密度，能拿出去的元件就拿出去，放在外面也方便維修。
最後全場罕見地達成共識：最常見的故障是灰塵，其次是人為插拔。Andy 指出，可插拔壞了就整顆拔掉寄回原廠；整合式方案的同一顆髒接頭，卻會引發一場「獵巫」。Cerebras 的 JP Fricker 說得最直接：「誰能減少有灰塵的介面，誰就贏。」延伸閱讀：光纖對晶片：CPO 裡最不性感、卻卡住所有人的那一步。
8. 更遠一步：光學直接長進晶圓
下半場有兩位講者把時間軸拉到 2030 年之後。
imec 的 3D 光 I/O：把 XPU 用 Cu-Cu 混合鍵合疊在光學中介層上，走 32G／64G NRZ、無 DSP，用 32–64 個波長把頻寬補回來。GeSi EAM 加 2 nm CMOS 的目標是 0.5 pJ/bit；換成 III-V EAM 加 GaAs 量子點雷射，目標 0.25 pJ/bit、16 Tb/s/mm、330 mm 距離。這個規格，今天的電互連整整差了兩個數量級。
Cerebras 的晶圓級光 I/O：WSE 的片上記憶體頻寬達 43,200 TB/s（NVIDIA Rubin 是 22 TB/s）。Hot Chips 2026 宣布的 CS-6 要用混合鍵合疊 DRAM 晶圓，下一步是疊光學晶圓，讓光電轉換發生在晶圓表面任何一個運算區域的正上方，光頻寬就能隨晶圓面積成長，而不是只隨周長。不過有個反差值得注意：Cerebras 今天的系統，反而從 near-package optics 退回可插拔光學，理由是模組化與可維修性。
Tyndall 的 Peter O'Brien 則補上封裝端：玻璃基板在 200 mm 晶圓上能放 64 個封裝，換成 510 mm 面板可以放 644 個。但玻璃核心被電氣通孔塞滿，光波導幾乎找不到走線空間，所以他們把光學改做在玻璃上面。
9. 時間表：2027 是可插拔推到極限的一年
把所有時程疊在一起，節奏很清楚：
2026–2027：XPO 1.0 規格、Open CPX Rev 1.0（9 月 16 日發布，約 46 家公司加入、另有約 40 家審核中）、XPO 模組 2027 年第一季量產。快而窄的可插拔與 NPO 先上場。
2028：首批 400G SerDes 交換晶片、Broadcom 第 4 代 CPO、XPO 放量。快而窄在這一年會再推高一階，讓慢而寬的 gearbox 稅更痛。
2029–2030：TeraHop 估計慢而寬的量產落在這個區間，前面 2027–2028 年是概念驗證與少量部署。OCI 800G 則在 2030 年之後。
我們在 LightCounting CPO/NPO 大會 那篇就提過，產業重心已經從「技術行不行」搬到「誰能可靠量產到百萬顆」。這場 ECOC 再補上一個維度：誰能等到 XPU 為它改 I/O。
10. 台灣供應鏈的意義
2027–2028 的錢，在快而窄這邊。 XPO 讓單顆模組的價值量變成 8 顆 OSFP 加上液冷 cold plate，組裝與液冷的門檻同時抬高。XPO 核心創始成員有鴻海旗下的 FIT，448G 卡緣連接器也是它和 Arista 一起開發；Open CPX 的早期貢獻者名單裡，可以看到智邦、嘉澤。連接器、液冷快接頭、交換器 ODM，是最先吃到這一波的環節。
CPO 的封裝主權已經明確在台積電。 NVIDIA 的 CPO 引擎直接寫明 TSMC COUPE（N65 SOI PIC + FinFET EIC + SoIC）。對台灣 OSAT 與測試廠來說，機會在 Broadcom 講的三個瓶頸：超過 1,000 芯光纖接到每一顆封裝、可拆式光纖連接器、自動化組裝與測試。
雷射是兩個陣營都要的東西。 快而窄要 CW 雷射餵矽光，慢而寬要多波長 DFB 陣列或梳狀光源；Scintil 喊出的是「10 億顆」等級的需求。InP 磊晶與 CW DFB 雷射廠（例如聯亞）受惠方向不變，但規格會從「單顆高功率」走向「多波長、窄間距、晶圓級可測」。誰先做出 100–200 mW、波長精度 ±0.2 nm 的 DWDM 光源，誰就搶到 2029 年那班車。
VCSEL 在 scale-up 與 CXL 記憶體池化重新有戲。 1.5 pJ/bit、<0.1 FIT，再加上消費性電子等級的量產規模，但前提是多模光纖束與連接器能跟上。台灣的 VCSEL 磊晶與元件廠，可以開始盯 Microsoft Wave 2 的時程。
總結
這場 Symposium 最有價值的地方，是把「CPO 對可插拔」這個假議題拆掉了。XPO 本身就是可插拔，Open CPX 同時支援 NPO 和 CPO，NVIDIA 在 scale-out 押 CPO、在 scale-up 研究 DWDM，Cerebras 甚至退回可插拔。封裝形式只是結果，真正的變數是 XPU 邊緣那道 SerDes 往哪裡走。
如果 400G PAM4 SerDes 在 2028 年如期量產，快而窄會再吃三年，XPO 與 CPO 各自拿下可維修性與可靠度的市場。
如果 XPU 廠開始為 scale-up 提供原生的低速並行 I/O（OCI 的創始成員名單裡，AMD、NVIDIA、Broadcom 都在），慢而寬的 gearbox 稅會瞬間歸零，pJ/bit 的差距會一次從 5 倍拉到 10 倍以上。
接下來要盯三個訊號：Arista 10 月的 448G 卡緣連接器實測結果、OCI Gen2 400G 的規格時程是否拿掉問號、Scintil 200 mW DFB 能否在 2027 年第三季交貨。 前者決定快而窄的壽命，後兩者決定慢而寬什麼時候接手。
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