看懂慢而寬光互連，先看懂這兩件事：SerDes 與 Die-to-Die
1. 為什麼聊慢而寬光互連，最後都會聊到 SerDes
這一年問慢而寬光互連的人越來越多，從 microLED、microVCSEL 到 OCI MSA 的多波長 NRZ，問題也很一致：「microLED 一顆只能跑幾 Gbps，怎麼跟 200G 的雷射比？」「VCSEL 不是被矽光子淘汰了嗎？」「NRZ 不是上一代的東西嗎？」
這三個問題都問錯了方向。我們在 microLED 光互連系列、以及 殺死慢而寬的不是物理，是六萬條光纖 這類 ECOC、OCP 現場拆解裡，反覆看到同一件事：決定一條光互連划不划算的，常常不是光學那一段，而是光學旁邊那顆電晶片講什麼語言。
這個語言有兩種。一種叫 SerDes，一種叫 Die-to-Die（D2D）。很多人寫過它們的定義，但很少有人把兩者放在一起講清楚：它們不是兩種規格，而是兩種相反的「搬頻寬」哲學。看懂這兩種哲學，你再回頭看任何慢而寬的新聞，會發現大部分的爭論其實早就有答案。
這篇是免費的基礎篇，目標只有一個：讓你下次看到「X Tbps、Y pJ/bit、Z 公尺」的光互連新聞時，知道該追問哪三個問題。
2. 大家以為比的是光源，其實比的是頻寬怎麼拆
先排除一個誤解。光互連的比較，常被簡化成「雷射 vs LED」「矽光子 vs VCSEL」這種元件之爭。但元件只是結果，前面還有一個更上游的選擇：
總頻寬 = 每條通道的速率 × 通道數
同樣要搬 1.6 Tbps，你可以讓 8 條通道各跑 200G，也可以讓 64 條通道各跑 25G，甚至讓 800 條通道各跑 2G。帳面上完全相等，但要付的錢性質完全不同：
少數通道跑很快：腳位少、線少，但每條通道都需要複雜的電路去對抗高頻衰減。錢花在 IC 上。
大量通道跑很慢：每條通道的電路簡單到幾乎不用處理，但你需要很多很多條線，以及能把它們整齊排好的封裝。錢花在通道上。
前者就是 SerDes 的世界，後者就是 Die-to-Die 的世界。microLED 只能跑幾 Gbps、DWDM 只跑 NRZ 都不是缺點，而是它們注定站在後者那一邊——問題在於，它們要接的那顆晶片，願不願意站過來。
3. SerDes：把八線道併成一條高速公路
3.1 為什麼需要 SerDes
晶片的腳位是有限的。一顆交換器晶片要搬 102.4 Tbps，如果每根腳只能跑 1 Gbps，你需要超過十萬根腳，這顆晶片根本封裝不出來。SerDes（Serializer/Deserializer，序列器／解序列器）的作法是：在發送端把一排平行的慢速資料「排隊」壓成一條高速序列訊號送出去，在接收端再拆回平行資料。
可以把它想成高速公路的匝道：八條市區慢車道的車流，在匝道口併成一條時速 300 公里的高速車道，到了下一個城市再分流回市區。腳位省下來了，代價是那一條車道必須極度可靠。
▲ SerDes 原理。發送端把平行資料序列化，經過驅動與前饋等化（FFE）送進有損耗的通道；接收端用類比前端、ADC 與 DSP 把被衰減的訊號「救回來」，再由時脈資料回復（CDR）抽出時脈、解序列化。速率越高，接收端要做的事越多｜來源：Simple Tech Trend 自製，資料來源 Wikipedia、Synopsys、Cadence 224G SerDes IP 說明、IEEE JSSC 2023
3.2 實例：一顆晶片塞 512 條 200G
最直觀的例子是 Broadcom 在 2025 年 6 月開始出貨的 Tomahawk 6。這是第一顆單晶片 102.4 Tbps 的乙太網交換器，它的 I/O 有兩種配置：512 條 200G PAM4 SerDes，或 1,024 條 100G SerDes。Broadcom 特別強調它的 200G SerDes 能推動長距離被動銅纜，這是整顆晶片的賣點之一。
換句話說，今天一顆 AI 網路晶片的「邊緣」，幾乎全部被 SerDes 佔滿。GPU 也一樣，NVLink 對外的每一條鏈路，本質上都是一組高速 SerDes。
3.3 代價：速率每翻一倍，接收端就要多做很多事
SerDes 的麻煩在於，銅線對高頻的衰減是非線性的。速率翻倍，Nyquist 頻率翻倍，通道損耗暴增。工程師的應對方式是一層一層加電路：
發送端加前饋等化（FFE），先把訊號「預扭曲」
接收端加連續時間線性等化（CTLE）、高速 ADC，把類比訊號數位化
再用 DSP 做幾十個 tap 的數位等化、決策回授等化（DFE），224G 世代還要加上最大似然序列偵測（MLSD）
最後還要前向錯誤更正（FEC）兜底
這些電路都要錢、要面積、要功耗。學術界的 224G SerDes 數字可以當參考：一篇 5 nm 的 224G PAM4 接收器，光是類比部分就約 1.41 pJ/bit；一篇 3 nm 的 224G 長距收發器，類比部分合計約 3 pJ/bit，每條通道佔 0.5 mm²。這些還沒算 DSP 的數位功耗。 Alphawave 也提過一個很直觀的對比：若架構不變，從 112G 推到 224G，可用距離會從大約一英尺掉到一英寸，這就是為什麼 DSP 變成必需品。
這張圖展示了一條 112G 以上 PAM4 SerDes 接收端的 DSP 鏈：從 ADC 數位化之後，依序是 FFE、DFE、時脈回復，再到 MLSD 與 FEC。上面那四個條列，就是這張圖裡一格一格的方塊，每一格都要耗電。
▲ PAM4 DSP for 112G and beyond：高速 SerDes 接收端的數位訊號處理鏈｜來源：Synopsys／Semiconductor Engineering
距離也同步被砍。Marvell 在 ECOC 2026 給過一組數字：每條 lane 從 100G 升到 200G，被動銅纜可用距離從 5 公尺掉到 2.5 公尺；400G 只剩 1.25 公尺。SerDes 的路線圖，就是一條「越跑越快、越走越近、越來越燒電」的路線圖。
這張圖展示了 Marvell 在 ECOC 2026 的推算：lane 速率每翻倍一次，被動銅纜的可用距離就砍半。SerDes 越快，能直接用銅走的範圍越小，這正是後面光互連要接手的地方。
▲ Marvell：lane 速率每翻倍一次，被動銅纜可用距離就砍半，200G 約 2.5 m、400G 只剩 1.25 m｜來源：Marvell, ECOC 2026 Symposium（Simple Tech Trend 現場拍攝）
4. Die-to-Die：封裝裡的千線道平面道路
4.1 為什麼需要 D2D
SerDes 的世界假設「線很貴」，所以要少拉線、每條跑快。但到了封裝內部，這個假設不成立了。
原因是 AI 晶片已經大到撞上光罩極限。一次曝光能做的最大晶片面積約 858 mm²，NVIDIA 上一代 GH100 已經做到 814 mm²，幾乎沒有空間再長大。解法是把一顆大晶片拆成兩顆或更多「晶粒」（die），放在同一個封裝裡，用矽中介層（interposer）或矽橋（bridge）連起來。
矽中介層上的走線是用半導體製程做的，線距是微米等級。在這裡，線一點都不貴，你可以一口氣拉上萬條。 既然線便宜，就沒必要讓每條線跑得很快，於是 D2D 介面走了完全相反的路：大量並行、每條低速、NRZ 調變、幾乎不需要等化，更不需要 DSP。
用道路比喻：SerDes 是跨城市的高速公路，D2D 則是同一個園區裡兩棟大樓之間的千線道平面道路，每條車道都慢慢開，但車道多到數不完，而且兩棟樓只隔一條街。
▲ 同樣搬 1.6 Tbps 的兩種拆法。左邊 SerDes 用 8 條 200G PAM4 通道，每條都要 FFE、CTLE、ADC、DSP、FEC；右邊 D2D 用 64 條 25G NRZ 通道，每條只剩簡單的驅動器與接收器，但需要矽中介層提供密集走線，且距離只有毫米級｜來源：Simple Tech Trend 自製，資料來源 UCIe Consortium、OCP BoW 規格、IEEE JSSC 2023
4.2 實例：兩個把兩顆晶粒變成一顆的案例
Apple UltraFusion（M1 Ultra，2022）：Apple 把兩顆 M1 Max 晶粒並排，用矽中介層接上超過 1 萬條訊號，提供 2.5 TB/s 的晶粒間頻寬，讓作業系統把兩顆晶粒當成一顆晶片。這是消費性產品第一次大規模示範 D2D 的威力。
這張圖展示了 M1 Ultra 的結構：上下兩顆 M1 Max 晶粒，中間那條窄窄的帶狀區域就是 UltraFusion。1 萬條訊號全部擠在這段晶片邊緣上，是「晶片邊緣長度」最直觀的畫面。
▲ M1 Ultra 由上下兩顆 M1 Max 晶粒組成，中間以 UltraFusion 矽中介層連接超過 1 萬條訊號｜來源：Apple（經 All About Circuits 轉載）
NVIDIA Blackwell NV-HBI（B200，2024）：Blackwell 用兩顆逼近光罩極限的晶粒（各約 1,040 億個電晶體）組成一顆 GPU，兩顆之間靠 NV-HBI 接起來，頻寬 10 TB/s，延遲低到軟體看到的就是單一 GPU。對照 Blackwell 對外的 NVLink 5 是每顆 GPU 1.8 TB/s，封裝內的 D2D 頻寬是封裝外 SerDes 的五倍以上。這不是巧合，而是 D2D 的結構優勢。
這張圖展示了 Blackwell 的雙晶粒封裝：兩顆晶粒並排在 CoWoS-L 上，中間的 NV-HBI 提供 10 TB/s。可以和同一張投影片上對外的 NVLink 頻寬對照，感受封裝內外差了多少。
▲ NVIDIA Blackwell 以 NV-HBI 在兩顆晶粒之間提供 10 TB/s 頻寬，軟體看到的是單一 GPU｜來源：NVIDIA, Hot Chips 2024（ServeTheHome 報導）
4.3 標準化：UCIe 與 BoW
早期的 D2D 都是各家自己定義，Apple 有 Apple 的，NVIDIA 有 NVIDIA 的，晶粒之間無法混搭。2022 年起，產業開始把它標準化，最主要的兩個是：
UCIe（Universal Chiplet Interconnect Express）：Intel、AMD、台積電等成員共同制定，目前最主流。2025 年 8 月發布的 UCIe 3.0 把單線速率從 32 GT/s 拉到 48 與 64 GT/s，能效目標維持在 0.5 到 0.75 pJ/bit。在先進封裝（UCIe-A）上，一個模組 64 條線、每條 64 Gbps，合計約 4 Tbps。
BoW（Bunch of Wires）：OCP 開放運算計畫底下的規格，名字就很直白，「一堆線」。它的設計目標是能用在便宜的有機基板，也能用在先進封裝，讓中小型晶片公司也能玩 chiplet。
這兩份規格裡都有一個值得記住的詞：beachfront（或 shoreline），晶片邊緣長度。D2D 比的不是單線多快，而是每毫米晶片邊緣能擠出多少頻寬（Tbps/mm），以及每個 bit 花多少能量（pJ/bit）。這兩個指標，正是後面慢而寬光互連拿來宣傳的指標。
這張圖展示了 UCIe 3.0 的關鍵指標：同樣是 D2D，標準封裝（UCIe-S）與先進封裝（UCIe-A）的單模組寬度、頻寬密度（GB/s/mm）與 pJ/bit 差多少。先進封裝線更密，所以同樣的晶片邊緣能塞進更多頻寬。
▲ UCIe 3.0 關鍵指標：48／64 GT/s 資料速率、各封裝類型的頻寬密度與能效目標｜來源：UCIe Consortium（經 Semiconductor Engineering 轉載）
這張圖展示了一個 UCIe-A x64 模組在晶片邊緣的 bump 佈局：64 條資料線加上時脈、電源與接地，排成 10 列往外走線。它把「慢而寬」的物理代價畫出來了：寬，就是要佔掉這麼一大片晶片邊緣。
▲ UCIe-Ax64 10 列 PHY bump map 與訊號逃逸走線｜來源：UCIe Consortium（經 Synopsys 轉載）
5. 一張表拆解 SerDes 與 D2D 的差異
比較項目 | SerDes（快而窄） | Die-to-Die（慢而寬） |
每條通道速率 | 100G 到 200G，往 400G 走 | 數 Gbps 到 64 Gbps |
通道數 | 少（每埠 4 到 8 條） | 多（數十到上萬條） |
調變 | PAM4 | NRZ |
傳輸距離 | 公分到公尺（銅），配光模組可到公里 | 毫米到數公分 |
主要耗電來源 | 等化、ADC、DSP、FEC | 驅動器與接收器本身 |
能效量級 | 數 pJ/bit 起跳（未含光模組） | 低於 1 pJ/bit |
瓶頸 | 頻率越高、距離越短、功耗越高 | 走不遠，需要先進封裝 |
代表例子 | Broadcom Tomahawk 6、NVLink 對外鏈路 | Apple UltraFusion、NVIDIA NV-HBI、UCIe、BoW |
一句話記住：SerDes 解決的是「腳位不夠」，D2D 解決的是「晶片太大」。 前者為了走遠而把電花在電路上，後者因為不用走遠所以把電省下來。
6. 回到慢而寬：所有方案其實都在做同一件事，把 D2D 拉長到機櫃之間
現在可以回答開頭的問題了。不論是 microLED、VCSEL 陣列，還是多波長的 DWDM NRZ，它們從來就不打算跟 200G 雷射比單通道速率。它們想做的都是同一件事：把 D2D 那套「慢而寬、不需要 DSP」的哲學，從封裝內的幾毫米，用光拉長到機櫃之間的 10 到 50 公尺。
差別只在「寬」從哪裡來。慢而寬的方案可以用兩個維度把通道數堆起來：
「寬」從哪裡來 | 每條通道速率 | 代表方案 | 主要挑戰 |
空間並行：更多發光點、更多光纖芯 | 2–4 Gbps（microLED）／25–50G NRZ（VCSEL） | Avicena、微軟 MOSAIC、Coherent 2D VCSEL、Broadcom VCSEL NPO | 光纖數量、多芯光纖與連接器、陣列良率 |
波長並行：同一根光纖塞更多波長 | 32–100G NRZ | OCI MSA、NVIDIA DWDM、imec 3D 光 I/O | 多波長光源、波長間距與溫控、MUX／DEMUX |
兩條路的物理完全不同，但對晶片那一端來說是同一件事：都需要一個「很多條、很慢」的電介面在前面餵資料。 這也是為什麼它們會撞上同一個瓶頸（第 7 段）。
▲ 距離與能效的位置圖（雙對數軸）。D2D 在毫米級、0.5 到 0.75 pJ/bit；SerDes 加被動銅纜在公尺級、3 到 6 pJ/bit；雷射可插拔 800G 全鏈約 12 到 15 pJ/bit。慢而寬陣營：微軟 MOSAIC 的整條 microLED 纜線約 3.9 到 6.6 pJ/bit，慢而寬 VCSEL 光學本身約 1 到 1.5 pJ/bit，Avicena 宣稱光學段低於 1 pJ/bit，imec 3D 光 I/O 目標 0.25 到 0.5 pJ/bit。綠色虛線框是目標：走 10 到 50 公尺、維持接近 D2D 的能效。凡是只算光學段的數字，前面若接反向 GearBox，都要再加約 4 pJ/bit｜來源：Simple Tech Trend 自製，資料來源 UCIe Consortium、Microsoft Research（MOSAIC, SIGCOMM 2025）、Avicena 新聞稿、ECOC 2026 講者簡報（口徑不一，僅供量級比較）
6.1 空間並行之一：microLED，最慢也最寬
美國新創 Avicena 的 LightBundle 是最直白的例子。它用氮化鎵 microLED 陣列發光、CMOS 相容的光偵測器陣列接收，中間用多芯光纖束連接。Avicena 從一開始就把它定位為平行 chiplet 介面（UCIe、OpenHBI、BoW）的光學延伸，2024 年 OFC 時更表明第一個 D2D 實作會是 8 Tbps 的 UCIe 先進封裝介面，目標把 HBM 等級的連線延伸到 10 公尺。
數字也在往下走：ECOC 2025 展示單顆 microLED 以 0.25 mA 驅動、跑 4 Gb/s，發射端約 200 fJ/bit，原始誤碼率低於 1e-12、不需要 FEC；SC25 再把驅動電流壓到 100 µA，換算約 80 fJ/bit。注意這是「發射端每顆 LED」的數字，不是整條鏈路。 這個區別在第 8 段會再講一次。細節可參考 Avicena 的 OCP 2026 演講拆解。
微軟研究院的 MOSAIC 則拿下 ACM SIGCOMM 2025 最佳論文，論文標題就直接寫著「wide-and-slow」。原型是 100 條通道、每條 2 Gbps；若每條 2 Gbps，800G 只需要一個 20×20 的 microLED 陣列，面積不到 1 mm²。微軟宣稱距離可到 50 公尺（銅的十倍以上），功耗最多降 68%，可靠度比現有光鏈路高兩個數量級，電子後端是純類比、不需要 DSP。根據 Tom's Hardware 的報導，微軟已和聯發科等供應商完成概念驗證，目標 2027 年底與產業夥伴商業化。
▲ 微軟 MOSAIC 的 microLED 慢而寬光鏈路原型，以數百條低速通道取代少數高速雷射通道｜來源：Microsoft（經 SDxCentral 轉載）
6.2 空間並行之二：VCSEL 陣列，把多模光學改成慢而寬
microLED 每條 2 到 4 Gbps 太慢，要湊 1.6T 得用數百條通道；傳統 VCSEL 走 100G PAM4 又是快而窄。VCSEL 陣列（包括更小、更密的 microVCSEL）走中間路線：每條 25G 到 50G NRZ，不需要 DSP，通道數也不會多到失控。
Broadcom 的 100G VCSEL 3.2T NPO 約 1.5 pJ/bit（Corning 在 ECOC 2026 引用），明顯低於矽光 CPO／NPO 的 5 到 9 pJ/bit。
Coherent 在 2025 年 9 月推出 2D VCSEL 與 PD 陣列，直接用「slow and wide」形容，規格是 1.6T、850 nm、32×50G NRZ，並預告 2026 年推出 1060 nm 背面出光覆晶版本。
Lumentum 在 OCP 2026 以 1060 nm VCSEL 談「Slow and Wide 12.8T」，把 VCSEL 的戰場從速度移到熱與可靠度。
友達（AUO） 在 SEMICON Taiwan 的專題演講，把 µLED 與 µVCSEL 異質整合的慢而寬光引擎當成資料中心的方向；台灣的 iReach 與 Brillink 合作覆晶 micro VCSEL 陣列；OCP 2026 上 LightXcelerate 也展示了 micro-VCSEL 陣列加多芯光纖，見 LightXcelerate 的 OCP 2026 拆解。
空間並行的共同挑戰是光纖數量。通道越多，光纖芯數、連接器、對位良率一起放大，這是 殺死慢而寬的不是物理，是六萬條光纖 那篇的主題。
這張圖展示了 Coherent 的 2D VCSEL 陣列晶片：不是一排，而是一整面發光點。從一維陣列走到二維陣列，就是空間並行把「寬」往上堆的方式。
▲ Coherent 2D VCSEL 陣列：1.6T、850 nm、32×50G NRZ，專為慢而寬 scale-up 設計｜來源：Coherent, 2025-09-25
6.3 波長並行：DWDM NRZ，把「寬」藏進一根光纖
另一條路不加光纖，而是在同一根光纖裡塞更多波長。每個波長只跑 NRZ，總頻寬靠波長數堆上去，本質上一樣是慢而寬，只是「寬」從空間換成了光譜。
OCI MSA（Optical Compute Interconnect）在 2026 年 3 月成立，創始成員是 Meta、Microsoft、OpenAI、AMD、Broadcom、NVIDIA。Gen1 規格是 4 個波長 × 50G NRZ、雙向傳輸、單纖 200G，之後走 100G NRZ，再靠增加波長往上長。
NVIDIA 在 ECOC 2026 展示 8 個波長 × 32G NRZ、單纖 256G，200 GHz 間距，全通道鎖定跑了 16 小時零錯誤。
imec 的 3D 光 I/O 更激進：把 XPU 用混合鍵合疊在光學中介層上，32G／64G NRZ、無 DSP，用 32 到 64 個波長補頻寬，目標 0.25 pJ/bit。
波長並行解決了光纖數量的問題，但把挑戰換到光源：需要多波長、窄間距、高功率且能大量生產的雷射。這兩條路的細節我們在 ECOC 2026 快而窄 vs 慢而寬 有完整整理。
這張圖展示了 Broadcom 對電介面的判斷：200G PAM4 還能做線性驅動，400G 或許可以，800G 不太可能。所以 OCI 乾脆讓光學改走 NRZ、DWDM、雙向傳輸自己往上長，不再跟著 SerDes 衝速率。
▲ Broadcom：為什麼需要 OCI MSA。電介面到 800G 不太可能維持 linear，OCI 改用 NRZ、DWDM、BiDi 讓光學自己往上長｜來源：Broadcom, ECOC 2026 Symposium（Simple Tech Trend 現場拍攝）
7. 關鍵因子：XPU 邊緣講的是哪一種語言
到這裡，慢而寬看起來很美好：省電、走得遠、不需要 DSP。那為什麼大立光在法說會上會說 microLED 切入 CPO「不太可能成真」？為什麼 NVIDIA、Broadcom 的量產主力還是 200G 矽光子？為什麼 OCI 的 400G 與 800G 時程表上還打著問號？
答案就在第 3 段與第 4 段的交界處。今天的 GPU、ASIC、交換器晶片，邊緣講的全部是 SerDes。 它們吐出來的是 200G 或 400G PAM4 的高速訊號，不是 D2D 那種幾千條慢速並行線。
所以任何慢而寬的光學要接上今天的 XPU，中間都必須插一顆「翻譯機」：反向 GearBox。它把一條 200G 或 400G 的 SerDes 訊號，拆成 4 條、8 條甚至 64 條低速 NRZ 訊號，再交給 VCSEL、microLED 或 DWDM 的各個波長。這一點不分空間並行或波長並行，全部一樣。
▲ 兩種接法對照。上方是今天：XPU 的 200G/400G PAM4 SerDes 先經過反向 GearBox（約 4 pJ/bit）拆成低速通道，再進 VCSEL 陣列（約 1:4 到 1:8）、microLED 陣列（約 1:64）或 DWDM NRZ 多波長（約 1:4 到 1:8）；下方是未來：XPU 直接開出 UCIe 式的寬並行介面，慢而寬光學 chiplet 像另一顆晶粒一樣貼在旁邊，GearBox 消失｜來源：Simple Tech Trend 自製，資料來源 Arista（ECOC 2026）、Avicena（OFC 2024）、OCI MSA、STT 慢而寬光互連系列
問題是這顆翻譯機很貴。Arista 在 ECOC 2026 給了兩組數字：8×50G NRZ 的 VCSEL 光學本身只要約 1 pJ/bit，但前面那顆 8:1 反向 GearBox 就吃掉約 4 pJ/bit；DWDM 版本換成 4:1 GearBox，同樣約 4 pJ/bit。光學省下來的電，大半被 GearBox 吃回去，不管你的「寬」是光纖還是波長。 轉換比越大，GearBox 越複雜，microLED 的 1:64 是最極端的一端。這也是為什麼在「客戶不改 ASIC」的前提下，慢而寬的全鏈能效反而可能比快而窄更差。
反過來說，如果有一天 XPU 廠願意在晶片邊緣開出一個原生的寬並行介面——本質上就是 UCIe 那種 D2D 介面——慢而寬的光學 chiplet 就能像另一顆晶粒一樣直接貼上去，GearBox 消失，能效優勢才會完整兌現。Avicena 把第一個產品定為 UCIe 介面、imec 把光學直接疊在 XPU 底下、OCI 的創始成員名單裡同時有 AMD 與 NVIDIA，賭的都是這一天。
這就是我們在 ECOC 2026 快而窄 vs 慢而寬 那篇的結論：慢而寬不是輸在光學，而是輸在時序，XPU 的 I/O 還沒準備好為它改版。
8. 下次看到慢而寬光互連新聞，先問這三個問題
把上面的觀念濃縮成三個問題，幾乎可以拆解所有相關新聞，不論主角是 microLED、VCSEL 還是 DWDM：
每條通道多快、總共幾條、「寬」從哪裡來？ 4 Gbps × 400 條、50G × 32 條、32G × 8 波長，和 200G × 8 條是完全不同的事。前三者是 D2D 哲學，最後一個是 SerDes 哲學；而「寬」來自光纖還是波長，決定了瓶頸會落在光纖數量還是光源。
那個 pJ/bit 量的是哪一段？ 是單顆發光元件的發射端、是光引擎、是整條鏈路，還是包含了 GearBox？Avicena 的 80 fJ/bit 是發射端，MOSAIC 的功耗是整條纜線的兩端，兩者不能直接比。
電的那一端接的是 SerDes 還是 D2D？ 如果接的是今天的 200G SerDes，就要把 GearBox 的那 4 pJ/bit 加回去；如果接的是 UCIe 這類 D2D 介面，就要問：哪一家 XPU 真的開出了這個介面？
第三個問題最重要，也最少人問。
這張圖展示了 ECOC 2026 各講者公開的 pJ/bit 數字排在同一把尺上：從 ZR 相干、可插拔、CPO 一路到 VCSEL NPO 與 imec 3D 光 I/O。注意每個數字量的範圍不一樣，這正是第二個問題要你先問清楚的事。
▲ ECOC 2026 各講者公開的 pJ/bit 數字排序（口徑不一，僅供量級比較）｜來源：Simple Tech Trend 整理自 Arista、NVIDIA、TeraHop、Corning、imec 簡報
總結
SerDes 與 Die-to-Die 不是兩個規格名詞，而是兩種相反的世界觀：一個為了走遠，把電花在電路上；一個因為不用走遠，所以把電省下來。過去十年，封裝外是 SerDes 的天下，封裝內是 D2D 的天下，兩者井水不犯河水。
慢而寬光互連的野心，是打破這條界線，讓 D2D 的經濟學延伸到機櫃之間。microLED、VCSEL 陣列、DWDM NRZ 只是三種把「寬」做出來的方法，物理上都已經證明可行：發射端做到 100 fJ/bit 等級、單纖跑到 256G、原型鏈路跑到數十公尺。它們共同的瓶頸不在光，而在 XPU 邊緣那道電介面。
所以追蹤這個題目，最有效的訊號不是下一個 fJ/bit 的紀錄，而是：哪一家 XPU 廠第一個公開在晶片邊緣開出原生的寬並行光 I/O 介面。 在那之前，慢而寬是很好的技術；在那之後，它才是一門生意。
參考資料
Broadcom，〈Broadcom Ships Tomahawk 6: World's First 102.4 Tbps Switch〉，2025-06-03，https://investors.broadcom.com/news-releases/news-release-details/broadcom-ships-tomahawk-6-worlds-first-1024-tbps-switch
UCIe Consortium，〈UCIe Consortium Introduces 3.0 Specification With 64 GT/s Performance and Enhanced Manageability〉，2025-08-05，https://www.businesswire.com/news/home/20250805909613/en/
UCIe Consortium（Debendra Das Sharma），〈UCIe 3.0 Specification〉白皮書，https://www.uciexpress.org/_files/ugd/8dc731_746ce30fe54b4988af132f574b6e36d6.pdf
UCIe Consortium，FMS 2025 簡報〈UCIe 3.0 Specification Feature Overview〉，https://files.futurememorystorage.com/proceedings/2025/20250807_CHIP-303-1_Rea1.pdf
Synopsys，〈The Road to 64G UCIe IP: What Designers Need to Know〉，2025-10-13，https://www.synopsys.com/articles/ucie-3-0-64gbps-challenges.html
Semiconductor Engineering，〈UCIe's Major Technical Components Are Now In Place〉，https://semiengineering.com/ucies-major-technical-components-are-now-in-place/
Open Compute Project，〈Bunch of Wires (BoW) PHY Specification v2.0〉，2023，https://www.opencompute.org/documents/bow-specification-v2-0d-final-pdf/
Apple M1 Ultra 發表資訊（UltraFusion），AnandTech，https://at-web1.www.anandtech.com/show/17306/apple-announces-m1-ultra-combining-two-m1-maxes-for-even-more-performance
TechInsights，〈Apple Joins 3D-Fabric Portfolio with M1 Ultra?〉，https://www.techinsights.com/zh-tw/node/37208
NVIDIA Blackwell 架構（NV-HBI），ServeTheHome Hot Chips 2024 報導，https://www.servethehome.com/?p=79979
Wikipedia，〈Blackwell (microarchitecture)〉，https://en.wikipedia.org/wiki/Blackwell_(microarchitecture)
IEEE JSSC，〈A 1.41-pJ/b 224-Gb/s PAM4 6-bit ADC-Based SerDes Receiver With Hybrid AFE Capable of Supporting Long Reach Channels〉，2023，https://doi.org/10.1109/JSSC.2022.3211475
Cadence，〈224G Long-Reach SerDes IP for TSMC 3nm〉，https://www.cadence.com/en_US/home/resources/brochures/224g-long-reach-serdes-ip-for-tsmc-3nm-br.html
Semiconductor Engineering，〈Evolution Of Equalization Techniques In High-Speed SerDes For Extended Reaches〉，https://semiengineering.com/evolution-of-equalization-techniques-in-high-speed-serdes-for-extended-reaches
Alphawave（Design & Reuse），〈How DSP is Enabling 224 Gbps Serial Links〉，https://www.design-reuse.com/industryexpertblogs/49193/how-dsp-is-enabling-224-gbps-serial-links.html
Microsoft Research，〈Breaking the networking wall in AI infrastructure〉，https://www.microsoft.com/en-us/research/blog/breaking-the-networking-wall-in-ai-infrastructure/
Microsoft Research，〈Mosaic: Breaking the Optics versus Copper Trade-off with a Wide-and-Slow Architecture and MicroLEDs〉，ACM SIGCOMM 2025（Best Paper），https://www.microsoft.com/en-us/research/?p=1147643
Tom's Hardware，〈Microsoft expects to commercialize MicroLED datacenter cables by late 2027〉，https://www.tomshardware.com/tech-industry/microsoft-expects-to-commercialize-microled-datacenter-cables-by-late-2027
Avicena，〈Avicena Announces Scalable Sub-pJ/bit LightBundle Chiplet Interconnect with 10m Reach〉，OFC 2024，https://www.businesswire.com/news/home/20240325174121/en/
Avicena，〈Modular LightBundle Optical Interconnect Platform with >1Tbps/mm I/O density and <1pJ/bit〉，OFC 2025，https://www.businesswire.com/news/home/20250331457796/en
Converge Digest，〈ECOC25: Avicena Demonstrates 200 fJ/bit MicroLED Optical Link〉，https://convergedigest.com/ecoc25-avicena-demonstrates-200-fj-bit-microled-optical-link/
Coherent，〈Coherent Introduces Next-Gen 2D VCSEL and Photodiode Arrays to Accelerate AI-Driven Optical Interconnects〉，2025-09-25，https://www.coherent.com/news/press-releases/coherent-introduces-next-gen-2d-vcsel-and-photodiode-arrays.html
SEMICON Taiwan，〈Keynote: µLED and µVCSEL Optical Interconnect Applications〉（AUO），https://semicontaiwan.org/en/node/20741
Simple Tech Trend，〈ECOC2026 | 快而窄 vs 慢而寬〉（OCI MSA、NVIDIA DWDM、imec 3DIO、Arista GearBox 數字整理自 ECOC 2026 Symposium 講者簡報），https://www.simpletechtrend.com/post/ecoc-2026-scale-up-xpo-cpo-oci-serdes
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