2026 OCP APAC Summit | PCIe 7 把 retimer 從選配變成必需：Astera Labs 拆解 128 GT/s 之後，銅走不動的那段路

7天前
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PCIe 7 的 128 GT/s 沒有換調變方式，卻把每吋走線的插入損耗直接翻倍，同時把通道預算從 Gen 6 的 32 dB 拉回 36 dB。這兩件事合起來的結果只有一個：一套完整的 CPU/GPU 系統，把封裝損耗、連接器、PCB 走線加總後很容易吃穿 36 dB，retimer 從「選配」正式變成「必需」。Astera Labs 資深首席產品經理 Ryan Yue 在 OCP 2026 APAC Summit 這場的重點，不是「光要取代銅」，而是把 passive copper、AEC、DSP 光模組、LPO 四條路的 reach / 功耗 / 延遲代價一次攤開，並點出 PCIe-SIG 這一代真正改了規則的地方——optical-aware retimer 進規格，每條 link 的 retimer 上限從 2 顆放寬到 4 顆，而光的那一段 SIG 刻意不定義。對台灣供應鏈來說，這句「不定義」才是機會所在。

1. 牆不在頻率，在每吋損耗

先把驅動力講清楚。Ryan Yue 開場給的第一張圖是資料生成量的年增率——約 24% 的年複合成長——後面接的是資料中心解構（disaggregation）：CPU、GPU、記憶體擴充、儲存、網卡不再擠在一起，它們會分開放。分開放，電氣通道就得拉長，這是一切問題的起點。

PCIe-SIG 的節奏是每三年頻寬翻一倍：2022 年 Gen 6 1.0、2025 年 Gen 7 1.0、預計 2028 年 Gen 8。但這兩代的難度來源完全不同。

Gen 5 → Gen 6：調變從 NRZ 換成 PAM4，天生帶進約 −9.5 dB 的訊雜比（SNR）代價。為了讓帳算得平，SIG 把 pad-to-pad 插入損耗預算從 36 dB 收緊到 32 dB。
Gen 6 → Gen 7：調變維持 PAM4 不變，但 Nyquist 頻率直接翻倍，而插入損耗預算反而放回 36 dB。

聽起來預算變寬鬆了，實際上是陷阱。同一種 PCB 疊構、同一組走線，Gen 7 的每吋插入損耗大約是 Gen 6 的兩倍。預算多了 4 dB，但單位長度的消耗翻倍，淨結果是可走距離被壓縮。板廠拿到的規格書會變得非常難看：阻抗容差要收、連接器要換、背板設計要重做，而且業界現在幾乎一面倒往 ADC-based DSP 走。

2. Retimer 從 optional 變 mandatory

這是整場最該被記住的一句話。

把一套實際系統的損耗加總——晶片封裝損耗、板端連接器、主板走線、線纜連接器——一顆 GPU 到一顆 CPU 的路徑，很輕易就超過 36 dB。超過了，就沒有「要不要加 retimer」的討論空間，只有「加幾顆、加在哪」。

這件事對 BOM 結構的影響比聽起來大。retimer 過去是為了拉長距離而額外付出的成本，現在它變成 PCIe 7 系統能不能開機的必要條件。同時，switch radix 也在往上走：今天大家在看 100 lane、200 lane 的 switch，講者提到未來會看到 300 lane 甚至 700 lane 的規格。lane 數翻倍，代表每一條 link、每一個 port、甚至每一條 lane 的診斷與管理複雜度同步翻倍——訊號完整性只是第一關，link management 才是真正的長期成本。

順帶一提，多加一顆 retimer 或 DSP，就是多一份功耗。整場簡報裡「pJ/bit」這個單位反覆出現，不是巧合。

3. 四條路：passive copper、AEC、ODSP、LPO

Ryan Yue 把可選項攤成四條，這段是全場資訊密度最高的部分。

Passive copper：典型 reach 約 3 公尺，功耗與延遲最低，便宜但距離到頂。AEC（每端一顆 retimer）：約 7 公尺，功耗中等、含 DSP 延遲，是短距最划算的解。ODSP 光模組（AOC）：數十公尺、實務上界 30 公尺，功耗可達 40 pJ/bit（含兩端模組），延遲較大，但最穩健、相容性最好。LPO 線性光學：reach 長，約 20 pJ/bit，延遲小於 1 奈秒，最省電也最低延遲。

幾個值得單獨拆的點：

AEC 是目前短距最務實的答案。 兩端各一張帶 retimer 的 paddle card，把 passive copper 的 3 公尺推到 7 公尺，成本結構仍在銅的世界裡。這也解釋了為什麼 AEC 這條線在 AI 機櫃裡一路長大——我們在法說精華：Credo（CRDO）｜Q4 FY26 — 銅纜霸主把「可靠度」變成一門 6 億美金的光學生意拆過這門生意的毛利邏輯。

光的 30 公尺上限，卡的不是光纖。 這是全場最反直覺的一句：AOC 的距離限制不是光纖衰減，而是 PCIe 的 flit 延遲。光纖拉太長，往返延遲會迫使你設計非常深的 replay buffer——那是硬體面積的代價，也是效能的代價。所以業界目前把 30 公尺當實務上界，不是因為光走不到，是因為協定不划算。

ODSP 的功耗代價來自它得幫光收爛攤子。 光通道的反射、色散、非線性都要靠 DSP 補，抽頭（tap）數必然比純電 DSP 多，功耗自然往上疊到 40 pJ/bit 這個量級（含兩端模組）。LPO 的做法則是把訊號處理的責任推回主機端或 switch 端的 SerDes，模組本身只做電光轉換，所以能壓到約 20 pJ/bit、延遲低於 1 奈秒。

天下沒有白吃的午餐。 LPO 省下來的功耗與延遲，是從主機端的 DSP 借的——host 側的 SerDes 要更強，得自己扛下光通道的複雜度。這一點跟銅纜撐不住 AI 之後：scale-up 光互連的七條路，與各撞一堵牆的兩種活法裡的判斷是同一件事：沒有免費的 reach，只有換位置的代價。

4. PCIe-SIG 這一代真正改的規則

如果你只從這場帶走一件事，帶這個。

Gen 6 之前，SIG 對一條 link 的規定是：最多兩顆 retimer，而且都是純電。到了 Gen 7，SIG 做了兩個改動：

納入 optical-aware retimer——retimer 可以在內部處理電轉光、光轉電。
每條 link 的 retimer 上限從 2 顆放寬到 4 顆。

這帶來的架構彈性是實質的。optical-aware retimer 面向 root complex（RC）與 endpoint（EP）的那一側，仍然是純電的 pseudo port——也就是說，RC 和 EP 完全不需要為了「這條路中間有光」做任何特殊處理，它們看到的還是一條標準 PCIe link。中間怎麼走光，是 retimer 自己的事。

而 4 顆 retimer 的拓樸長這樣：兩端各一顆純電 retimer 負責延伸板內距離，中間兩顆 optical-aware retimer 負責電光轉換。RC 到 EP 之間的通道預算因此被切成更多段，每一段都能各自吃滿——設計自由度整個打開。

但最關鍵的一句是：SIG 只定義電的那一側，光的那一側刻意留白，寫成 implementation specific。 調變方式、波長、傳輸媒介，各家自己決定。

這不是規格制定者偷懶，是刻意留給生態系的空間——也正是台灣供應鏈能切進去的那道縫。同一場 OCP，Astera Labs 另一場由 Jeffrey Kung 主講的 Optical Scale-Up Fabrics for Next-Generation AI Infrastructure 講的是同一件事的另一面：當光被收進 fabric 層，誰握著轉換點，誰就握著規格話語權。

5. LPO 真正的門檻不在光，在 link management

Astera 在實驗室已經把 retimer-based optics 與 LPO 兩種拓樸都跑到 Gen 6 穩定運作，BER 表現很低。但講者花了不成比例的篇幅在講一件不性感的事：要讓 LPO 健康活著，你得先把 telemetry 做出來。

清單很具體：

光側：eye margining、可讀的眼圖、持續監控的 BER
鏈路側：對應 PCIe 規範的 link retrain 方法論
PHY 側：TX 端的 EQ 係數調整仍然要有；RX 端的 CTLE 與 DFE 必須維持在最佳設定
初始化：LTSSM 仍能完成 link 建立，但那只是起點

換句話說，LPO 之所以省電，是因為它把「補償」這件事外包出去了；外包的代價是，你必須能看見整條鏈路上每一個環節的健康狀態，包括 LPO MSA 定義的那些監測點。Astera 為此推的是 COSMOS 這類 link management 軟體層——能無縫地對鏈路上每個元件做組態、監控與最佳化，而不只是傳統的 TX/RX 電氣調校。

這個判斷跟 Winzer 把 AI 叢集的 I/O 瓶頸講透了那篇的結論一致：線性光學的技術風險早就不在光學元件本身，而在「誰負責在系統層級證明它是健康的」。

6. 怎麼選：異質就 ODSP，book-ended 才輪到 LPO

Ryan Yue 給的選型準則乾淨俐落，值得直接抄進設計評審的檢查表：

異質（heterogeneous）架構——要相容多家供應商、通道特性存在不確定性，選 ODSP 光模組。它的 DSP 吃得下未知，穩健度是它的價值。
Book-ended 架構——兩端都是自己的、通道特性完全掌握、要低功耗低延遲，LPO 是可行解。

再加上短距成本敏感的場景走 AEC，一張選型地圖就完整了：AEC 打短距與成本，ODSP 打相容性與長距（但貴），LPO 打功耗與延遲（但要求你掌握兩端）。

沒有一個是通吃的答案。這也是為什麼講者最後的 call to action 是邀請大家加入 OCP 的 Optics & Networking 專案，一起把下一代 PCIe 訊號拓樸與 link management 標準定出來——因為現在還沒有標準答案，而規格空白期就是卡位期。

7. 對台灣供應鏈的意義

三個具體的位置：

第一，AEC 這條線的窗口比想像中長。 PCIe 7 的 7 公尺 AEC 不是過渡品，它是 3 公尺 passive copper 唯一的直接繼承者。線纜、paddle card、連接器、retimer 封裝測試——這一整串在 2026–2028 都還有量。台廠在高速線纜與 paddle card 組裝上的位置不需要重建，只需要跟上 128 GT/s 的製程與測試門檻。

第二，SIG 對光側「不定義」，等於把 optical engine 的實作權交回市場。 調變、波長、媒介全部 implementation specific，代表 optical-aware retimer 裡面那顆光引擎的設計與封裝——PIC/EIC 整合、光纖耦合、FAU、雷射光源——沒有被規格鎖死。這對已經在 CPO 供應鏈上卡好位的台廠是延伸題，不是新題目。

第三，真正被低估的是測試與 telemetry。 當一條 link 上可能掛四顆 retimer、每顆都要能被單獨 margining，當 lane 數往 700 走，per-lane 診斷能力會變成系統廠選供應商的硬指標。這是台灣 ATE、探針卡、量測儀器與韌體團隊的機會，而且它的護城河比機構件深。