2026 OCP Global Summit | Lightelligence、AMD | Bobby Lu、Ron Swartzentruber | Short Reach Optical Interface for Scale-up

1. 為何是這兩個人來講

這場是 OCP Future Technologies Symposium 裡 SROI 場次的開場，日期是 2026 年 10 月 14 日。兩位講者是 SROI 工作小組的共同主席：Bobby Lu 是光子運算與光互連公司 Lightelligence 的首席工程師（Principal Engineer），Ron Swartzentruber 來自 AMD。

組合本身就是訊號。AMD 是需求端，Swartzentruber 在台上直接拿自家的 Helios 機櫃舉例：幾個 Helios 串成一個 pod，每個機櫃就要上萬條光學 lane，銅做不到。Lightelligence 則是供給端的光學公司。

這份白皮書寫了 3 年。Swartzentruber 自己說原本以為一年就能完成。對照投影片寫的加速器世代週期 12–18 個月，換算下來（STT 計算：36 個月 ÷ 12–18 個月），這份規格表出爐時，已經過了兩到三代加速器。投影片也兩度寫到同一句話：窗口很窄。

2. 拆解距離：1–30 公尺是一塊沒人定義的空地

SROI 的第一個貢獻是把距離切清楚。現有的光學分類在 10 公分和 500 公尺之間是空的：

類別	距離	制定者
封裝內 OIO	< 1 cm	—
XSR / VSR	1–10 cm	OIF
SROI	1–30 m	OCP（本白皮書）
DR	500 m	IEEE
FR	2 km 以上	IEEE

scale-up 剛好落在這塊空地上。投影片給的 scale-up 條件是：距離 < 30 公尺、來回延遲 < 1 µs、每顆 XPU 約 1,000 GB/s、記憶體語意（load/store）；對照 scale-out 是 < 2 km、< 10 µs、約 400 Gb/s。

講者的論點是，DR/FR 這類資料中心光學在處理錯的問題：長距離光纖衰減、色散補償、OSNR 預算、複雜的等化與 DSP。Swartzentruber 的說法是，現在點亮這些光學 lane 花的能量，幾乎和燒在銅上的一樣多。SROI 要優化的是另外四件事：封裝邊緣的 lane 密度、每 bit 能耗、機櫃規模下的每 lane 成本、記憶體語意網路需要的可靠度。而且它不綁協定，UALink、ESUN、PCIe Gen7、CXL、NVMe 共用同一個實體層。

▲ SROI 補上 10 公分到 500 公尺之間的空白；200G 時銅最遠約 3 公尺，400G 時只剩約 1 公尺（圖片來源：Simple Tech Trend 自製，資料來源 Lightelligence、AMD 2026 OCP Global Summit 簡報）

3. 拆解四項門檻：功耗幾乎達標，另外兩項差一個數量級

這張投影片是整場最值得帶走的內容：

▲ SROI 四項系統門檻：功耗、成本、可靠度、延遲（圖片來源：Lightelligence、AMD｜2026 OCP Global Summit 簡報（第 5 頁））

把目標值和投影片自己寫的現況擺在一起：

項目	SROI 目標	投影片寫的現況	差距（STT 計算）
功耗	光學 ≤5 pJ/bit；含 SerDes ≤10 pJ/bit	CPO 4–5 pJ/bit	已落在目標內
可靠度	每鏈路端 ≤2 FIT；每百萬裝置小時 0 次 link flap	可插拔 50–100 FIT	25–50 倍
成本	$/Gbit/m 與主動式電纜（AEC）競爭	被動銅約 0.05 美元/Gbit，差約 10 倍	約 10 倍
延遲	光路上不放 retimer	每顆 retimer 約 50 ns	取決於架構

▲ SROI 四項門檻的差距：功耗已達標，CPO 可靠度差 5–10 倍，成本差約 10 倍，可插拔可靠度差 25–50 倍（圖片來源：Simple Tech Trend 自製，資料來源 Lightelligence、AMD 2026 OCP Global Summit 簡報）

幾個數字值得換算：

• 功耗：投影片說 10 pJ/bit 是「銅轉光的採用交叉點」。以每顆 XPU 1,000 GB/s（約 8 Tb/s，STT 假設為單向）計算，10 pJ/bit 等於每端約 80 W，一個 1,000 顆 XPU 的 pod 只算 XPU 端就約 80 kW。CPO 已經在 4–5 pJ/bit，這項不再是主要阻力。

• 可靠度：投影片寫 CPO 的 FIT 比可插拔好 5 倍，STT 換算約 10–20 FIT，離 ≤2 FIT 仍差 5–10 倍。投影片也點出一個降 FIT 的方法：工作溫度壓在 40°C 以下，FIT 會指數下降。

• 成本：差 10 倍代表光學約每 Gbit 0.5 美元。STT 粗估，一條 1.6T 鏈路，銅約 80 美元，光學約 800 美元。而且投影片註明成本要含散熱與電力。

這解釋了為什麼 Bobby Lu 談需求時，把可靠度講得最久。他舉的例子是：記憶體共用的架構下，一次 bit flip 或斷線，輕則重新訓練，重則整個系統停擺數小時，只為了找出是哪一段光學壞掉。

4. 拆解延遲：一顆 retimer 等於 10 公尺光纖

投影片給的兩個數字是：每顆 retimer 約 50 ns，1 公尺光纖約 5 ns。

換算下來，拿掉一顆 retimer，等於多出 10 公尺光纖的延遲預算。30 公尺光纖單程約 150 ns，來回約 300 ns，已經吃掉 1 µs 來回預算的三成（STT 計算）。重定時的空間所剩不多。

這條目標直接對應技術選項：

▲ SROI 的三階段部署模型：可插拔、NPO、CPO 的功耗、FIT、頻寬與維修方式（圖片來源：Lightelligence、AMD｜2026 OCP Global Summit 簡報（第 6 頁））

• 現在：可插拔 LPO 5–6 pJ/bit、RTLR 8–10 pJ/bit，頻寬 1.6T 往 3.2T 以上，前面板現場更換。

• 1–2 年：NPO（CPX MSA），約 5 pJ/bit（線性），6.4T 往 12.8T，需開箱拆板維修。

• 2–3 年以上：CPO（CPX MSA）或 OCI MSA BiDi，PAM4 4–5 pJ/bit、DWDM 3 pJ/bit，只能回廠維修。

STT 的解讀是，RTLR（重定時發射、線性接收）的定位因此很尷尬：功耗 8–10 pJ/bit，超過光學端 ≤5 的目標，而且帶 retimer，與延遲目標衝突。它可以當可插拔時代的過渡品，但在 SROI 的框架裡不會是終點。不帶 retimer 的線性路線（LPO、NPO、CPO）才符合延遲目標，其中 LPO 的 5–6 pJ/bit 仍略高於功耗目標。

這和我們在 ECOC2026｜快而窄 vs 慢而寬：scale-up 光互連的勝負，卡在晶片邊緣那道 SerDes 討論的結論一致：瓶頸被推回晶片邊緣的電介面。

5. 拆解命名：NPO 到底是什麼

SROI 和 OIF 等標準組織合作，把光學擺放位置的命名統一。這看起來是文書工作，但講者特別強調這花了很多力氣，重點是讓大家講同一種語言：講到 NPO 時，它到底指什麼，要有資料可對照。

▲ SROI 光學連接命名表：FPO、NPO-PCB、NPO-HDI、CPO、CPO-AP 的接腳間距與電介面損耗（圖片來源：Lightelligence、AMD｜2026 OCP Global Summit 簡報（第 7 頁））

表格用高速訊號的接腳間距把五種擺法分開：

• FPO（前面板可插拔）：約 0.5–1.0 mm，可熱插拔，已標準化

• NPO-PCB（又稱 OBO）：PCB 0.6–1.0 mm，插座或焊接

• NPO-HDI：HDI 0.3–0.5 mm；部分做在封裝上的 NPO-HDI 會被稱為「CPO」

• CPO：C4 bump 約 110 µm，晶粒間介面如 UCIe-S、BoW

• CPO-AP：µbump 約 30–50 µm，UCIe-A；用中介層加 µbump 的做法也叫 CIO

最有用的是那條註腳：市場上有些號稱 CPO 的產品，在這張表裡其實是 NPO-HDI。往後看廠商簡報，先問接腳間距與焊接方式，就知道它屬於哪一格。

6. 風險與反面論點

• 白皮書是需求，不是規格。SROI 目前仍是 Future Technologies 工作串流，講者說正在爭取升格為正式工作小組。門檻值要被 IEEE 802.3、OIF、JEDEC 採用才有約束力。

• ≤2 FIT 可能過嚴。目標是「接近被動銅」的矽晶片等級，但雷射是主動元件。若業界改用備援通道或多 lane 故障域來換系統可靠度，元件 FIT 門檻可能被重新協商。

• 成本差距的算法未公開。「約 10 倍」沒有附上計算基礎，含不含散熱、電力、良率，投影片只寫「成本含散熱與電力」。

• 400G 的光學路線還沒定。投影片寫矽光子的電漿色散頻寬不足以做 400G PAM4，需要混合 InP 或 LiNbO₃；同時 OCI MSA 走 NRZ 加 WDM 的慢而寬路線。兩條路對 SROI 門檻的意義不同。

7. 對台灣供應鏈的意義

• 400G 之前，銅在機櫃內仍有空間。投影片的銅距離表顯示，200G/lane 時被動銅約 1–1.5 公尺、加 retimer 可到 2.5–3 公尺；400G PAM4 只剩約 1 公尺，而且大概只有 CPC 可行。台灣銅纜與連接器廠的觀察重點，是 CPC 在 400G 世代能拿下多少機櫃內鏈路。另一個細節是，銅偏好 PAM6、光學偏好 PAM4，gearbox SerDes 的設計會因此分岔。

• NPO-HDI 與 CPO-AP 的間距落在載板與先進封裝的領域。0.3–0.5 mm 的 HDI 與 30–50 µm 的 µbump，分屬 HDI 板與先進封裝製程，這兩塊台灣都有完整產業。命名統一後，供應鏈能更早對準該做哪一格。

• 可靠度門檻會變成驗證生意。SROI 打算建立分級的可靠度框架：CPO 借用 AEC 標準（投影片沒有展開；附錄把 AEC 和 Telcordia、JEDEC 並列為驗證標準，STT 推測是指車用電子協會 Automotive Electronics Council 的規範，和成本那項的主動式電纜 AEC 不同），可插拔 scale-up 則另訂新基準。對做光模組代工與測試的廠商來說，FIT 與 link flap 的驗證能力，會和產能一樣重要。

延伸閱讀：OIF 替 AI 互連畫了張官方地圖 整理了 OIF 端的能效需求，2026 OCP APAC Summit｜SemiAnalysis｜Scale Up Sophistry 則從成本角度討論銅與光的分界。

8. 總結

這場演講沒有發表任何產品，但它交出一張 scale-up 光學的成績單，而且是用需求端的標準打分。結果很清楚：功耗這一科已經及格，可插拔的可靠度差 25–50 倍，成本差約 10 倍。

這改變了該看的重點。過去兩年業界在比 pJ/bit，接下來兩年要比的是 FIT 和 $/Gbit。在這兩項追上之前，光學進 scale-up 的理由會是「銅到不了」，而不是「光比較好」。也就是說，第一波需求在 3 公尺以外的跨機櫃 pod，而機櫃內的銅要等到 400G/lane 才真正被逼退。

功耗不再是 scale-up 光學的瓶頸，可靠度與成本才是；在這兩項追上前，光只會出現在銅到不了的地方。

本文僅供技術與產業趨勢分析，不構成任何投資建議。